JP2009182898A - 周波数制御回路およびcdr回路 - Google Patents
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Abstract
【解決手段】CDR回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第1のVCO2と、再生クロックによって入力データのデータ識別を行うFF1と、制御電圧に応じて発振周波数が制御される第2のVCO3とを備える。周波数制御回路は、第2のVCO3の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器4と、周波数比較器4の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ5と、アップダウンカウンタ5の出力をアナログ信号に変換してVCO2,3の制御電圧として出力するD/A変換器6とから構成される。
【選択図】 図1
Description
なお、以上のような問題点はCDR回路に限らず、発振周波数を所望の値に制御するPLLのような周波数制御回路であれば、同様に発生する。
また、本発明のCDR回路は、前記周波数制御回路と、前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するVCOと、このVCOの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えるものである。
また、本発明のCDR回路の1構成例において、前記D/A変換器は、デルタシグマD/A変換器である。
以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態に係るCDR回路の構成を示すブロック図である。図1において、1はFF、2は第1のVCO、3は第1のVCOと同じ回路構成の第2のVCO、4は周波数比較器、5はアップダウンカウンタ、6はD/A変換器である。
また、FF1の代わりとしてFIFO(Fast-In Fast-Out)を用い、書き込みタイミングと読み出しタイミングを別にする構成にしてもよい。
以下、周波数制御回路の動作について説明する。周波数制御回路のうち、周波数比較器4とアップダウンカウンタ5とD/A変換器6とは、第2のVCO3の出力信号の周波数(以下、発振周波数という)を参照クロックの周波数と比較し、第2のVCO3の発振周波数が参照クロックの周波数より高ければ、第2のVCO3の発振周波数を下げるように第2のVCO3を制御する制御電圧を出力し、該発振周波数が参照クロックの周波数より低ければ、第2のVCO3の発振周波数を上げるように制御する制御電圧を出力する。
次に、周波数比較器4、アップダウンカウンタ5、D/A変換器6の動作について説明する。
図2は周波数比較器4の構成を示すブロック図である。周波数比較器4は、参照クロックと第2のVCO3の出力信号とを入力とし、第2のVCO3の発振周波数が参照クロックの周波数より高ければ、第2のVCO3の発振周波数を低下させる信号(以下、ダウン信号という)を出力し、該発振周波数が参照クロックの周波数より低ければ、第2のVCO3の発振周波数を上昇させる信号(以下、アップ信号という)を出力する。
アップダウンカウンタ5は、アップ信号またはダウン信号に応じてカウント値を上下させて、このカウント値をデジタル値でD/A変換器6に出力する。アップダウンカウンタ5は、周波数比較器4からアップ信号が入力された場合には、直前に出力していたカウント値をアップ信号のパルス数だけ増やし、ダウン信号が入力された場合には、直前に出力していたカウント値をダウン信号のパルス数だけ減らす。
D/A変換器6は、アップダウンカウンタ5が出力したデジタル値をアナログ電圧に変換し、このアナログ電圧を第1のVCO2および第2のVCO3の制御電圧として出力する。
また、再生クロックの側だけではなく、参照クロックを1/m倍(mは整数)に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのm/nの周波数に設定しておけばよい。
次に、本発明の第2の実施の形態について説明する。図3は本発明の第2の実施の形態に係る周波数比較器4の構成を示すブロック図である。本実施の形態の周波数比較器4は、カウンタ40a,41aと、デジタル比較器42とを有する。
カウンタ40aは、リセット信号を出力した後に、参照クロックのカウントを再び開始すると共に、カウンタ41aに対してカウントイネーブル信号を出力すればよい。
次に、本発明の第3の実施の形態について説明する。図4は本発明の第3の実施の形態に係る周波数比較器4の構成を示すブロック図である。本実施の形態の周波数比較器4は、カウンタ40,41と、デジタル比較器42bとを有する。
次に、本発明の第4の実施の形態について説明する。図5は本発明の第4の実施の形態に係るCDR回路の構成を示すブロック図であり、図1と同一の構成には同一の符号を付してある。本実施の形態は、第1の実施の形態で説明した第1のVCO2と第2のVCO3を1つのVCO7で実現したものである。
なお、周波数比較器4の構成は、第1〜第3の実施の形態で説明した構成のいずれであってもよい。
また、再生クロックの側だけではなく、参照クロックを1/m倍(mは整数)に分周する分周器を用いてもよく、この場合には、参照クロックの周波数を、入力データのデータレートのm/nの周波数に設定しておけばよい。
次に、本発明の第5の実施の形態について説明する。図6は本発明の第5の実施の形態に係るCDR回路の構成を示すブロック図であり、図5と同一の構成には同一の符号を付してある。本実施の形態は、第4の実施の形態で説明したD/A変換器としてデルタシグマD/A変換器6aを用いた構成である。
デルタシグマ変調器60は、減算器62と、積分器63と、量子化器64とを有する。
そして、低域通過フィルタ61は、量子化器64の出力から、入力信号(アップダウンカウンタ5のカウント値)の帯域外の信号を除去する。
なお、本実施の形態では、デルタシグマ変調器60として積分器が1つの1次デルタシグマ変調器を用いているが、2次以上の高次のデルタシグマ変調器を使用してもよい。
また、本実施の形態では、デルタシグマD/A変換器6aを第4の実施の形態に適用しているが、第1の実施の形態に適用してもよいことは言うまでもない。
次に、本発明の第6の実施の形態について説明する。図8は本発明の第6の実施の形態に係るデルタシグマD/A変換器6aの構成を示すブロック図である。
本実施の形態のデルタシグマD/A変換器6aは、デルタシグマ変調器65と、低域通過フィルタ61とから構成される。デルタシグマ変調器65は、第5の実施の形態のデルタシグマ変調器60に対して、ディザ生成器66と、加算器67とを追加したものである。
第5の実施の形態で説明したデルタシグマD/A変換器では、DC信号または非常に低い周波数の信号が入力されると、フィードバックループ内でリミットサイクル発振と呼ばれる発振が起こり、入力信号とは無関係の周波数の強度が強くなり、精度が劣化することがある。本実施の形態では、フィードバックループ内にディザを注入することにより、リミットサイクル発振を防ぐことができる。ディザは、量子化雑音と同様にフィードバックループ内でシェーピングされるので、ディザの持つ周波数成分は抑圧される。
Claims (4)
- 電圧制御発振器(VCO)の発振周波数を制御する周波数制御回路において、
前記VCOの出力信号の周波数を参照クロックの周波数と比較し、この比較により検出した周波数差に応じた信号を出力する周波数比較器と、
この周波数比較器の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタと、
このアップダウンカウンタの出力をアナログ信号に変換して前記VCOの制御電圧として出力するD/A変換器とを備えることを特徴とする周波数制御回路。 - 請求項1に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される再生クロックを生成する第1のVCOと、
前記再生クロックによって前記入力データのデータ識別を行うデータ識別回路と、
前記制御電圧に応じて発振周波数が制御される出力信号を前記周波数制御回路に出力する第2のVCOとを備えることを特徴とするCDR回路。 - 請求項1に記載の周波数制御回路と、
前記制御電圧に応じて発振周波数が制御されかつ入力データの電圧値変移点により発振位相が制御される出力信号を前記周波数制御回路に出力するVCOと、
このVCOの出力信号を再生クロックとして前記入力データのデータ識別を行うデータ識別回路とを備えることを特徴とするCDR回路。 - 請求項2または3記載のCDR回路において、
前記D/A変換器は、デルタシグマD/A変換器であることを特徴とするCDR回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008022054A JP4733152B2 (ja) | 2008-01-31 | 2008-01-31 | 周波数制御回路およびcdr回路 |
Applications Claiming Priority (1)
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JP2008022054A JP4733152B2 (ja) | 2008-01-31 | 2008-01-31 | 周波数制御回路およびcdr回路 |
Publications (2)
Publication Number | Publication Date |
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JP2009182898A true JP2009182898A (ja) | 2009-08-13 |
JP4733152B2 JP4733152B2 (ja) | 2011-07-27 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP4733152B2 (ja) |
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JP4733152B2 (ja) | 2011-07-27 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R151 | Written notification of patent or utility model registration |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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