TWI718774B - 時脈資料回復電路與其頻率維持方法 - Google Patents

時脈資料回復電路與其頻率維持方法 Download PDF

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Abstract

當一數位輸入資料暫時消失時，於一計數時間內，一電壓產生器的一輸出電壓上升，一臨界偵測器將該電壓產生器的該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果，一邏輯閘單元根據該些比較結果而產生一控制信號至一電荷泵，以由該電荷泵控制一壓控振盪器加速或減速。

Description

時脈資料回復電路與其頻率維持方法
本發明是有關於一種時脈資料回復電路與其頻率維持方法。
數位資料在高速傳輸時可能容易出現雜訊。因此，收發器通常需要時脈資料回復電路(Clock and Data Recovery Circuit，CDR)，來重新產生低抖動時脈以及回復出低雜訊資料。所以，時脈資料回復電路對於資料和時脈的傳輸與接收扮演重要角色。
一般而言，時脈最好能滿足：1.時脈頻率必須和資料速率相同。2.時脈和資料間必須要有正確的相位關係。3.時脈本身必須要有小的抖動。
時脈資料回復電路在進行時脈產生與資料回復時，需要讓所產生的時脈能鎖定於數位輸入資料。但如果突然有一段時間，時脈資料回復電路接收不到數位輸入資料，則所產生的時脈的頻率容易亂漂。等到時脈資料回復電路重新接收到數位輸入資料，需要花較長的時間才能讓時脈資料回復電路所產生的時脈重新鎖定至數位輸入資料。
根據本案一實例，提出一種時脈資料回復電路，包括：一相位偵測器；一第一電荷泵，耦接至該相位偵測器；一迴圈濾波器，耦接至該第一電荷泵；一壓控振盪器，耦接至該迴圈濾波器；一計數器與脈衝產生器，耦接至該壓控振盪器；一電壓產生器，耦接至該計數器與脈衝產生器；一臨界偵測器，耦接至該電壓產生器；一邏輯閘單元，耦接至該計數器與脈衝產生器以及該臨界偵測器；以及一第二電荷泵，耦接至該邏輯閘單元與該迴圈濾波器。當該時脈資料回復電路持續接收一數位輸入資料時，該相位偵測器、該第一電荷泵、該迴圈濾波器與該壓控振盪器使得該壓控振盪器的一輸出信號鎖定於該數位輸入資料。當該數位輸入資料暫時消失時，於該計數器與脈衝產生器的一計數時間內，該電壓產生器的一輸出電壓上升，該臨界偵測器將該電壓產生器的該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果，該邏輯閘單元根據該些比較結果而產生一控制信號至該第二電荷泵，以由該第二電荷泵控制該壓控振盪器加速或減速。
根據本案另一實例，提出一種時脈資料回復電路的頻率維持方法，該時脈資料回復電路包括一壓控振盪器。該頻率維持方法包括：當一數位輸入資料暫時消失時，於一計數時間內，讓一輸出電壓上升；將該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果；以及根據該些比較結果而產生一控制信號，以控制該壓控振盪器加速或減速。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:時脈資料回復電路
105:相位偵測器
110:第一電荷泵
115:加法器
120:迴圈濾波器
125:壓控振盪器
130:計數器與脈衝產生器
135:電壓產生器
140:臨界偵測器
145、150:邏輯閘
155:第二電荷泵
IREF:參考電源
SW1與SW2:開關
C:電容
310:數位類比轉換器
315:加法器
320:減法器
325與330:比較器
T1-T4:時期
510-530:步驟
第1圖顯示根據本案實施例的時脈資料回復電路的功能方塊圖。
第2圖顯示根據本案一實施例的電壓產生器的電路示意圖。
第3圖顯示根據本案一實施例的臨界偵測器的電路示意圖。
第4A圖與第4B圖顯示根據本案實施例的信號波形圖。
第5圖顯示根據本案一實施例的時脈資料回復電路的頻率維持方法的流程圖。
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第1圖顯示根據本案實施例的時脈資料回復電路的功能方塊圖。如第1圖所示，根據本案實施例的時脈資料回復電路100包括：相位偵測器(Phase Detector)105、第一電荷泵(Charge Pump)110、加法器115、迴圈濾波器(loop filter)120、壓控振盪器(Voltage-controlled oscillator，VCO)125、計數器與脈衝產生器(Counter and Pulse Generator)130、電壓產生器135、臨界偵測器 (Threshold Detector)140、第一邏輯閘145、第二邏輯閘150與第二電荷泵155。第一邏輯閘145與第二邏輯閘150亦可合稱為邏輯閘單元。
相位偵測器105用以比較數位輸入資料DIN與壓控振盪器125的輸出信號VCO_OUT的相位，並根據數位輸入資料DIN與壓控振盪器125的輸出信號VCO_OUT的相位之間的相位差而輸出信號PD_UP或PD_DN至第一電荷泵110。簡言之，壓控振盪器125的輸出信號VCO_OUT的相位落後於數位輸入資料DIN時，相位偵測器105輸出信號PD_UP至第一電荷泵110。壓控振盪器125的輸出信號VCO_OUT的相位領先於數位輸入資料DIN時，相位偵測器105輸出信號PD_DN至第一電荷泵110。
第一電荷泵110耦接至相位偵測器105。第一電荷泵110內部有充電電源與放電電源。當第一電荷泵110接收到相位偵測器105所傳來的信號PD_UP時，第一電荷泵110會致能其內部的充電電源(或者說提供充電路徑)，以輸出充電電流給迴圈濾波器120(透過加法器115)。同樣地，當第一電荷泵110接收到相位偵測器105所傳來的信號PD_DN時，第一電荷泵110會致能其內部的放電電源(或者說提供放電路徑)，以使得迴圈濾波器120來放電。
加法器115將由第一電荷泵110與第二電荷泵155所傳來的信號相加後，提供給迴圈濾波器120。在本案其他可能實施例中，加法器115是可省略元件，本案亦可設計成第一電荷泵110的訊號與第二電荷泵155的訊號分別且同時輸入迴圈濾波器120。
迴圈濾波器120耦接至加法器115、第一電荷泵110與第二電荷泵155。在本案其他可能實施例中，加法器115是可省略元件，迴圈濾波器120亦可不透過加法器115而耦接第一電荷泵110與第二電荷泵155。一般而言，迴圈濾波器120可以是RC電路。如果迴圈濾波器120接收到由第一電荷泵110與/或第二電荷泵155所提供的充電電流/充電路徑，則迴圈濾波器120的內部電容(未示出)被充電，使得迴圈濾波器120的內部電容的DC電壓往上抬。如果第一電荷泵110與/或第二電荷泵155提供放電路徑給迴圈濾波器120，則迴圈濾波器120的內部電容被放電，使得迴圈濾波器120的內部電容的DC電壓往下降。
壓控振盪器125耦接至迴圈濾波器120，以接收迴圈濾波器120的內部電容所提供的DC電壓。當迴圈濾波器120的內部電容所提供給壓控振盪器125的DC電壓往上升時，壓控振盪器125的輸出信號VCO_OUT的頻率增加。反之，當迴圈濾波器120的內部電容所提供給壓控振盪器125的DC電壓往下降時，壓控振盪器125的輸出信號VCO_OUT的頻率下降。
計數器與脈衝產生器130耦接至壓控振盪器125，以接收壓控振盪器125的輸出信號VCO_OUT。計數器與脈衝產生器130提供計數時間CNT_OUT。計數時間CNT_OUT的寬度例如但不受限於，為壓控振盪器125的輸出信號VCO_OUT的100個周期，當然，本案並不受限於此。當計數時間CNT_OUT轉態為失能(例如，邏輯低)時，計數器與脈衝產生器130更產生輸出脈衝PUS_OUT，其中，輸出脈衝PUS_OUT的寬度是可控制的。
電壓產生器135耦接至計數器與脈衝產生器130。電壓產生器135可根據計數時間CNT_OUT而產生電壓VRC(亦可稱為輸出電壓VRC)。電壓VRC相關於計數時間CNT_OUT，例如，電壓VRC正比於計數時間CNT_OUT。亦即，計數時間CNT_OUT愈久，則電壓VRC愈高。反之亦然。電壓產生器135的電路細節將於底下說明之。
臨界偵測器140耦接至電壓產生器135。臨界偵測器140用以將電壓產生器135所產生的電壓VRC分別比較於第一臨界值VH與第二臨界值VL，以產生2個比較結果VRC_VH與VRC_VL。當電壓VRC高於第一臨界值VH時，比較結果VRC_VH為邏輯高。當電壓VRC低於第二臨界值VL時，比較結果VRC_VL為邏輯高。臨界偵測器140的電路細節將於底下說明之。
第一邏輯閘145耦接至計數器與脈衝產生器130與臨界偵測器140。第一邏輯閘145例如但不受限於，為AND邏輯閘。當輸出脈衝PUS_OUT與比較結果VRC_VH皆為邏輯高時，第一邏輯閘145輸出邏輯高的信號PUS_UP。如果輸出脈衝PUS_OUT與比較結果VRC_VH之任一者或兩者為邏輯低時，第一邏輯閘145輸出邏輯低的信號PUS_UP。
第二邏輯閘150耦接至計數器與脈衝產生器130與臨界偵測器140。第二邏輯閘150例如但不受限於，為AND邏輯閘。當輸出脈衝PUS_OUT與比較結果VRC_VL皆為邏輯高時，第二邏輯閘150輸出邏輯高的信號PUS_DN。如果輸出脈衝PUS_OUT與比較結果 VRC_VL之任一者或兩者為邏輯低時，第二邏輯閘150輸出邏輯低的信號PUS_DN。
第二電荷泵155耦接至第一邏輯閘145與第二邏輯閘150，以及加法器115。當信號PUS_UP為邏輯高時，第二電荷泵155提供充電路徑給迴圈濾波器120。當信號PUS_DN為邏輯低時，第二電荷泵155提供放電路徑給迴圈濾波器120。
在本案實施例中，輸出脈衝PUS_OUT的寬度是可控制的。所以，輸出脈衝PUS_OUT的寬度如果寬一些，則信號PUS_UP跟PUS_DN的寬度也會寬一些，就會使得第二電荷泵155多送一些電流給迴圈濾波器120(或者提供更長的放電時間給迴圈濾波器120)，以讓壓控振盪器125的輸出信號VCO_OUT的頻率在這一次的調整幅度比較大。
第2圖顯示根據本案一實施例的電壓產生器135的電路示意圖。如第2圖所示，電壓產生器135包括：參考電源IREF、開關SW1與SW2，以及電容C。開關SW1耦接於參考電源IREF以及電容C之間。開關SW2耦接於電容C。
開關SW1受控於計數時間CNT_OUT，而開關SW2受控於控制信號CSW2，其中，控制信號CSW2有關於輸出脈衝PUS_OUT與計數時間CNT_OUT。例如但不受限於，
Figure 108142346-A0305-02-0009-1
。例如，當計數時間CNT_OUT為邏輯高時，開關SW1為導通。反之，當計數時間CNT_OUT為邏輯低時， 開關SW1為斷開。例如，當控制信號CSW2為邏輯高時，開關SW2為導通。反之，當控制信號CSW2為邏輯低時，開關SW2為斷開。
當計數時間CNT_OUT為邏輯高時，開關SW1為導通，使得參考電源IREF對電容C充電。也就是說，如果計數時間CNT_OUT的寬度愈寬，電容C的跨壓VRC愈高(因為充電時間愈久)。反之亦然。
此外，如上述，當計數時間CNT_OUT由邏輯高轉態為邏輯低時，輸出脈衝PUS_OUT會被致能。當輸出脈衝PUS_OUT結束時，開關SW2為導通，以重設電壓VRC。
第3圖顯示根據本案一實施例的臨界偵測器140的電路示意圖。如第3圖所示，臨界偵測器140包括：數位類比轉換器(DAC)310、加法器315、減法器320、比較器325與330。數位類比轉換器310耦接於加法器315與減法器320。加法器315與減法器320耦接於比較器325與330。
數位類比轉換器310將數位控制信號CTRL轉換為類比電壓△V。加法器315將電壓VRC_LOCK(亦可稱為鎖定輸出電壓)與類比電壓△V相加，以產生第一臨界值VH(VH=VRC_LOCK+△V)。減法器320將電壓VRC_LOCK與類比電壓△V相減，以產生第二臨界值VL(VL=VRC_LOCK-△V)。當壓控振盪器125處於鎖定狀態時，電壓產生器135所產生的電壓VRC定義為電壓VRC_LOCK。
比較器325將電壓VRC比較於第一臨界值VH，以產生比較結果VRC_VH。當電壓VRC高於第一臨界值VH時，比較器325 的比較結果VRC_VH為邏輯高。當電壓VRC低於第一臨界值VH時，比較器325的比較結果VRC_VH為邏輯低。
比較器330將電壓VRC比較於第二臨界值VL，以產生比較結果VRC_VL。當電壓VRC低於第二臨界值VL時，比較器330的比較結果VRC_VL為邏輯高。當電壓VRC高於第二臨界值VL時，比較器330的比較結果VRC_VL為邏輯低。
當數位輸入資料DIN持續輸入至時脈資料回復電路100時，時脈資料回復電路100主要由相位偵測器105、第一電荷泵110、加法器115、迴圈濾波器120、壓控振盪器125來運作，以讓壓控振盪器125的輸出信號VCO_OUT能鎖定於數位輸入資料DIN(也就是說，當壓控振盪器125處於鎖定狀態時，電壓產生器135所產生的電壓VRC可以穩定地鎖定於電壓VRC_LOCK，並據以產生第一臨界值VH與第二臨界值VL)。如何在數位輸入資料DIN持續輸入至時脈資料回復電路100時，讓壓控振盪器125的輸出信號VCO_OUT能鎖定於數位輸入資料DIN的細節於此將不重述。當然，當數位輸入資料DIN持續輸入至時脈資料回復電路100時，計數器與脈衝產生器130、電壓產生器135、臨界偵測器140、第一邏輯閘145、第二邏輯閘150與第二電荷泵155也可以有動作。
然而，當數位輸入資料DIN暫時消失，使得時脈資料回復電路100有一段時間無法接收到數位輸入資料DIN時，相位偵測器105與第一電荷泵110是無法動作。故而，當數位輸入資料DIN暫時消失時，光靠相位偵測器105、第一電荷泵110、加法器115、迴圈濾波 器120與壓控振盪器125的運作，壓控振盪器125的輸出信號VCO_OUT將會亂漂(因為沒有數位輸入資料DIN可以參考)。
故而，於本案實施例中，當數位輸入資料DIN暫時消失時，透過計數器與脈衝產生器130、電壓產生器135、臨界偵測器140、第一邏輯閘145、第二邏輯閘150與第二電荷泵155的運作，將使得壓控振盪器125的輸出信號VCO_OUT的頻率能被維持於既定範圍內，降低壓控振盪器125的輸出信號VCO_OUT的頻率的漂動範圍。
現將說明，本案實施例中，當數位輸入資料DIN暫時消失時，透過計數器與脈衝產生器130、電壓產生器135、臨界偵測器140、第一邏輯閘145、第二邏輯閘150與第二電荷泵155的運作原則。
請參考第4A圖與第4B圖，其顯示根據本案實施例的信號波形圖。於時期T1內，由於計數器與脈衝產生器130提供邏輯高的計數時間CNT_OUT，使得電壓產生器135的電容C被充電，故而，電壓產生器135的電壓VRC上升。當時期T1結束而進入到時期T2時，由於計數器與脈衝產生器130提供邏輯低的計數時間CNT_OUT，使得電壓產生器135的電容C不再被充電，故而，電壓產生器135的電壓VRC維持。於時期T2內，臨界偵測器140將電壓產生器135所產生的電壓VRC分別比較於第一臨界值VH與第二臨界值VL，以產生2個比較結果VRC_VH與VRC_VL。在第4A圖中，由於電壓VRC高於第一臨界值VH且未低於第二臨界值VL，故而，於時期T2內，臨界偵測器140產生邏輯高的比較結果VRC_VH與邏輯低的VRC_VL。由於在時期T2內，比較結果VRC_VH與輸出脈衝PUS_OUT皆為邏輯高，故而，第 一邏輯閘145產生邏輯高的信號PUS_UP；以及比較結果VRC_VL為邏輯低但輸出脈衝PUS_OUT為邏輯高，故而，第二邏輯閘150產生邏輯低的信號PUS_DN。邏輯高的信號PUS_UP會輸入至第二電荷泵155，使得第二電荷泵155提供充電路徑給迴圈濾波器120，以加速壓控振盪器125。也就是說，如第4A圖所示，由於壓控振盪器125較慢(壓控振盪器125較慢是指，壓控振盪器125的輸出信號VCO_OUT的頻率較低，反之亦然)，使得計數時間CNT_OUT較長(對電壓VRC的充電時間較長)，故而，電壓VRC高於第一臨界值VH。本案實施例可以產生信號PUS_UP來加速壓控振盪器125。
相似地，於時期T3內，由於計數器與脈衝產生器130提供邏輯高的計數時間CNT_OUT，使得電壓產生器135的電容C被充電，故而，電壓產生器135的電壓VRC上升。當時期T3結束而進入到時期T4時，由於計數器與脈衝產生器130提供邏輯低的計數時間CNT_OUT，使得電壓產生器135的電容C不再被充電，故而，電壓產生器135的電壓VRC維持。於時期T4內，臨界偵測器140將電壓產生器135所產生的電壓VRC分別比較於第一臨界值VH與第二臨界值VL，以產生2個比較結果VRC_VH與VRC_VL。在第4B圖中，由於電壓VRC未高於第一臨界值VH且低於第二臨界值VL，故而，於時期T4內，臨界偵測器140產生邏輯低的比較結果VRC_VH與邏輯高的VRC_VL。由於在時期T4內，比較結果VRC_VH為邏輯低而輸出脈衝PUS_OUT為邏輯高，故而，第一邏輯閘145產生邏輯低的信號PUS_UP；以及比較結果VRC_VL為邏輯高且輸出脈衝PUS_OUT也為 邏輯高，故而，第二邏輯閘150產生邏輯高的信號PUS_DN。邏輯高的信號PUS_DN會輸入至第二電荷泵155，使得第二電荷泵155提供放電路徑給迴圈濾波器120，以減慢壓控振盪器125。也就是說，如第4B圖所示，由於壓控振盪器125較快，使得計數時間CNT_OUT較短(對電壓VRC的充電時間較短)，故而，電壓VRC低於第二臨界值VL。本案實施例可以產生信號PUS_DN來減慢壓控振盪器125。
由上述可知，於本案實施例中，如果計數時間CNT_OUT結束時，電壓產生器135的電壓VRC介於第一臨界值VH與第二臨界值VL之間，則第一邏輯閘145產生邏輯低的信號PUS_UP且第二邏輯閘150產生邏輯低的信號PUS_DN。故而，第二電荷泵155並無提供充電路徑也無提供放電路徑給迴圈濾波器120，所以，壓控振盪器125得以維持其輸出信號VCO_OUT的頻率。
第5圖顯示根據本案一實施例的時脈資料回復電路的頻率維持方法的流程圖。於步驟510中，當一數位輸入資料暫時消失時，於一計數時間內，讓一輸出電壓上升。於步驟520中，將該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果。於步驟530中，根據該些比較結果而產生一控制信號，以控制該壓控振盪器加速或減速。
由上述可知，即便在暫時接收不到數位輸入資料DIN的情況下，本案實施例仍可以有效維持壓控振盪器125的輸出信號VCO_OUT的頻率，不致於亂漂。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:時脈資料回復電路
105:相位偵測器
110:第一電荷泵
115:加法器
120:迴圈濾波器
125:壓控振盪器
130:計數器與脈衝產生器
135:電壓產生器
140:臨界偵測器
145、150:邏輯閘
155:第二電荷泵

Claims (18)

  1. 一種時脈資料回復電路，包括：一相位偵測器；一第一電荷泵，耦接至該相位偵測器；一迴圈濾波器，耦接至該第一電荷泵；一壓控振盪器，耦接至該迴圈濾波器；一計數器與脈衝產生器，耦接至該壓控振盪器；一電壓產生器，耦接至該計數器與脈衝產生器；一臨界偵測器，耦接至該電壓產生器；一邏輯閘單元，耦接至該計數器與脈衝產生器以及該臨界偵測器；以及一第二電荷泵，耦接至該邏輯閘單元與該迴圈濾波器；其中，當該時脈資料回復電路持續接收一數位輸入資料時，該相位偵測器、該第一電荷泵、該迴圈濾波器與該壓控振盪器使得該壓控振盪器的一輸出信號鎖定於該數位輸入資料；以及當該數位輸入資料暫時消失時，於該計數器與脈衝產生器的一計數時間內，該電壓產生器的一輸出電壓上升，該臨界偵測器將該電壓產生器的該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果，該邏輯閘單元根據該些比較結果而產生一控制信號至該第二電荷泵，以由該第二電荷泵控制該壓控振盪器加速或減速。
  2. 如申請專利範圍第1項所述之時脈資料回復電路，其中，該計數器與脈衝產生器接收該壓控振盪器的該輸出信號以提供該計數時間，該計數時間的一寬度有關於該壓控振盪器的該輸出信號。
  3. 如申請專利範圍第2項所述之時脈資料回復電路，其中，該臨界偵測器將該電壓產生器的該輸出電壓分別比較於一第一臨界值與一第二臨界值，以產生一第一比較結果與一第二比較結果；當該輸出電壓高於該第一臨界值時，該第一比較結果為邏輯高；以及當該輸出電壓低於該第二臨界值時，該第二比較結果為邏輯高。
  4. 如申請專利範圍第3項所述之時脈資料回復電路，其中，該邏輯閘單元包括一第一邏輯閘與一第二邏輯閘，當一輸出脈衝與該第一比較結果皆為邏輯高時，該第一邏輯閘輸出邏輯高的一第一信號至該第二電荷泵，以使得該第二電荷泵控制該壓控振盪器加速；以及當該輸出脈衝與該第二比較結果皆為邏輯高時，該第二邏輯閘輸出邏輯高的一第二信號至該第二電荷泵，以使得該第二電荷泵控制該壓控振盪器減速。
  5. 如申請專利範圍第4項所述之時脈資料回復電路，其中，該電壓產生器的該輸出電壓正比於該計數時間。
  6. 如申請專利範圍第5項所述之時脈資料回復電路，其中，在該計數器與脈衝產生器的該計數時間結束後，該計數器與脈衝產生器更產生該輸出脈衝，於該輸出脈衝的一邏輯高期間，該電壓產生器的該輸出電壓被維持。
  7. 如申請專利範圍第6項所述之時脈資料回復電路，其中，該輸出脈衝的一寬度是可控制的。
  8. 如申請專利範圍第6項所述之時脈資料回復電路，其中，該電壓產生器包括：一參考電源、一第一開關與一第二開關，以及一電容，該第一開關耦接於該參考電源以及該電容之間，該第二開關耦接於該電容，該電容的一跨壓為該電壓產生器的該輸出電壓，該第一開關受控於該計數時間，而該第二開關受控於該輸出脈衝與該計數時間，回應於該計數時間為邏輯高時，該第一開關為導通，使得該參考電源對該電容充電，回應於該輸出脈衝結束時，該第二開關為導通，對該電容放電以重設該輸出電壓。
  9. 如申請專利範圍第8項所述之時脈資料回復電路，其中，該臨界偵測器包括：一數位類比轉換器、一加法器、一減法器、一第一比較器與一第二比較器，該數位類比轉換器耦接於該加法器與該減法器，該加法器與該減法器耦接於該第一比較器與該第二比較器， 該數位類比轉換器將一數位控制信號轉換為一類比電壓，該加法器將一鎖定輸出電壓與該類比電壓相加以產生該第一臨界值，該減法器將該鎖定輸出電壓與該類比電壓相減以產生該第二臨界值，該第一比較器將該輸出電壓比較於該第一臨界值，以產生該第一比較結果，該第二比較器將該輸出電壓比較於該第二臨界值以產生該第二比較結果。
  10. 一種時脈資料回復電路的頻率維持方法，該時脈資料回復電路包括一壓控振盪器，該頻率維持方法包括：當一數位輸入資料暫時消失時，於一計數時間內，讓一輸出電壓上升；將該輸出電壓分別比較於複數個臨界值，以產生複數個比較結果；以及根據該些比較結果而產生一控制信號，以控制該壓控振盪器加速或減速。
  11. 如申請專利範圍第10項所述之頻率維持方法，其中，該計數時間的一寬度有關於該壓控振盪器的一輸出信號。
  12. 如申請專利範圍第11項所述之頻率維持方法，其中，將該輸出電壓分別比較於一第一臨界值與一第二臨界值，以產生一第一比較結果與一第二比較結果；當該輸出電壓高於該第一臨界值時，該第一比較結果為邏輯高；以及 當該輸出電壓低於該第二臨界值時，該第二比較結果為邏輯高。
  13. 如申請專利範圍第12項所述之頻率維持方法，其中，當一輸出脈衝與該第一比較結果皆為邏輯高時，輸出邏輯高的一第一信號至該時脈資料回復電路的一第二電荷泵，以使得該第二電荷泵控制該壓控振盪器加速；以及當該輸出脈衝與該第二比較結果皆為邏輯高時，輸出邏輯高的一第二信號至該第二電荷泵，以使得該第二電荷泵控制該壓控振盪器減速。
  14. 如申請專利範圍第13項所述之頻率維持方法，其中，該輸出電壓正比於該計數時間。
  15. 如申請專利範圍第14項所述之頻率維持方法，其中，在該計數時間結束後，更產生該輸出脈衝，於該輸出脈衝的一邏輯高期間，該輸出電壓被維持。
  16. 如申請專利範圍第15項所述之頻率維持方法，其中，該輸出脈衝的一寬度是可控制的。
  17. 如申請專利範圍第15項所述之頻率維持方法，其中，回應於該計數時間為邏輯高時，由一參考電源對一電容充電，該電容的一跨壓為一電壓產生器的該輸出電壓；以及回應於該輸出脈衝結束時，對該電容放電以重設該輸出電壓。
  18. 如申請專利範圍第17項所述之頻率維持方法，其中，將一數位控制信號轉換為一類比電壓，將一鎖定輸出電壓與該類比電壓相加以產生該第一臨界值；將該鎖定輸出電壓與該類比電壓相減以產生該第二臨界值；將該輸出電壓比較於該第一臨界值，以產生該第一比較結果；將該輸出電壓比較於該第二臨界值以產生該第二比較結果。
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