JP3665536B2 - 広帯域遅延ロックループ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、遅延ロックループに関する。
【０００２】
【従来の技術】
位相ロックループ（PLL）や遅延ロックループ（DLL）を使用するスキュー低減技法は、システムに要求される帯域が広くなるにつれて重要性が増してきている。特に、DLLは、PLLに比べて安定で、ジッター特性が良好であるために、ゼロ遅延バッファとして、より普及してきた。しかし、従来のDLLは、周波数帯域に固有の制限があり、さらに、疑似ロックという問題を有しているために、PLLと同程度の周波数帯域をカバーすることはできない。PLL及びDLLは、典型的には、システム内の集積回路が共通の基準クロックに同期化される同期システムで使用される。
【０００３】
位相ロックループでは、電圧制御発振器によって局所クロックが生成される。局所クロックと基準クロックの位相を位相−周波数検出器で比較し、その結果生成される誤差信号を使用して、電圧制御発振器をロープフィルタを介して駆動する。ループフィルタを介してフィードバックすることにより、局所クロックを基準クロックに位相ロックする。しかしながら、フィードバックループの安定性は、ループフィルタに部分的に依存する。さらに、ループフィルタの電気的特性は、製造パラメータにもしばしば大きく依存する。従って、同一構成のループフィルタが、１つのプロセスで製造された場合には、それによって安定なフィードバックループを形成することができるが、異なるプロセスで製造された場合には、不安定なフィードバックループが形成されることになる。すべての製造プロセスで、単一のループフィルタを製造することは困難なため、通常は、プロセス毎にループフィルタの構成を最適化しなければならない。
【０００４】
遅延ロックループは、入力基準クロックを周期の整数倍だけ遅延させることにより、同期化された局所クロックを生成する。このアプローチによって、位相ロックループ方式につきものの安定性の問題が回避される。しかし、遅延ロックループには、周波数帯域が狭いという欠点がある。遅延ロックループは、所望の同期化を実現するために付加する遅延量を調整するが、この調整は、本質的に位相調整である。従来の遅延ロックループには、効果的な周波数調整機能がなく、そのため、従来の遅延ロックループの全体的な周波数帯域が制限されている。さらに、遅延ロックループは、ある周波数で疑似ロックする場合がある。
【０００５】
【発明が解決しようとする課題】
以上の如き問題を解決すること、すなわち、広い周波数帯域にわたって動作することが可能で、かつ、疑似ロックを防止することが可能な遅延ロックループを提供することが本発明の目的である。
【０００６】
【課題を解決するための手段】
本発明は、広い周波数範囲にわたって動作可能で、かつ、疑似ロックを防止するDLLを提供する。本発明によるDLLは、遅延が入力基準信号にロックされるところの一組の多相クロックを生成する。一実施態様では、DLLは、入力基準クロックの遅延を逐次増加させて一組の多相クロックを生成するように構成された複数の遅延素子、入力基準クロックの１周期内で、その一組の多相クロックに生じる立ち上がりエッジの数をカウントするように構成された周波数検出ロジック、及びその立ち上がりエッジの数が所定の数と異なる場合に、各遅延素子の遅延量を調整するために制御信号を生成するように構成されたループフィルタを備える。その所定の数は、遅延素子の数−１に設定することができる。立ち上がりエッジの数を所定の数と比較して、入力基準クロックの周波数にロックさせるプロセスにより、遅延列（delay chain）全体による遅延時間が基準クロック周期の倍数であるとき（この場合は、それらの数は一致していない）に生じる疑似ロックが防止される。
【０００７】
【発明の実施の形態】
図１に、本発明に従うDLLの一実施態様を示す。DLL１０は、複数の遅延素子１８’を有する遅延列１１、周波数検出ロジック１２，位相検出器１３，２つのチャージポンプ１４，１５、及びループフィルタ１６を備える。２つのインバータ６，７を備える遅延セル１９’は、本発明に基づいて使用することができる遅延素子の一例である。ここで、インバータ６，７の出力は、スイッチ８，９を作動させる遅延制御信号によって制御される。複数の遅延素子１８’は、多相クロックを生成するように構成される。この実施態様では、遅延列１１は、７−位相クロック（seven-phase clock：CK[1:7]）を生成するために７つの遅延セルから構成される。
【０００８】
周波数検出ロジック１２は、入力基準クロック（REF_CK）と７−位相クロック（CK[1:7]）を受信する。このロジック１２は、入力基準クロックの１周期内におけるCK[1:7]の立ち上がりエッジの数を連続してカウントして、各々の遅延されたエッジの位相が、基準クロックに対して遅れているか進んでいるか、あるいは、ロック状態にあるのかを判定する。この実施態様では、遅延列全体による遅延時間が、基準クロックの周期の倍数であるときに生じる、別の周波数への疑似ロック状態が検出される。
【０００９】
チャージポンプ１４は、FUP（チャージアップ信号）及びFDOWN（チャージダウン信号）として示している周波数検出論理信号に従ってループフィルタを充電、または、放電する。周波数ロックが実現されている間は、位相検出器１３は動作禁止状態となっており、従って、チャージポンプ１５は、ループの動作には関係しない。
【００１０】
周波数ロックが実現されると、周波数検出ロジック１２は、ループから切り離される前に、位相検出器１３に対して周波数ロック信号をアサートする。こうして、チャージポンプ１５がループ制御を引き継ぐことができることになる。位相検出器１３及びチャージポンプ２（図の参照番号：１５）は、入力基準クロック（REF_CK）と、本実施態様におけるCK[7]との間の残留位相誤差を精密に調整して取り除く。
【００１１】
図２に、周波数検出ロジック１２の一実施態様を示す。周波数検出ロジックは、周波数分割器２１（図示では÷２として示しており、入力周波数を１／２に分周する）、７つの周波数検出セル（FD CELL[N]）２２’、決定ロジック２３、及び、２つのパルス発生器２４，２５を備える。
【００１２】
FD CELL[N]２２’は、トリガパルスとしてCK[N]を受信し、CK[N]の立ち上がりエッジで、その出力（EDGE[N]）を０から１に変化させる。図示の周波数検出セルの一実施態様２６’は、インバータ２７、２９、３０、及びスイッチ３１〜３７の論理的な組み合わせから構成されており、基準クロック信号の一周期の間CK[N]の立ち上がりエッジに応答してEDGE[N]を「１」として出力する。スイッチは一例としては電界効果トランジスタである。
【００１３】
決定ロジック２３は、入力基準クロックの一周期内におけるEDGE[1:7]の１の数をカウントする。決定ロジックは、入力クロックの立ち上がりエッジが伝搬して、一周期（EDGE[1:7]が、1111110）以内に６番目の遅延セルに到達したときに、周波数ロック信号をアサートする。一実施態様では、決定ロジックは、ブール論理を使用して実現することができる。例えば、決定ロジックは、周波数ロック、または、周波数を調整する必要がある方向を示す信号を生成する論理ゲートに出力が接続されるところのカウンタを備えることができる。
【００１４】
図３に、図２に示した周波数検出ロジック１２の実施態様のタイミング図を示す。ケース（ａ）は、周波数遅れの一例を示している。リセットの後、入力クロックの立ち上がりエッジが伝搬し、この例では、基準クロックの一周期以内に４番目の遅延セルに到達してEDGE[1:7]＝1111000を生じる。これは、遅延列が遅すぎて位相ロックを達成できず、それに応じてパルス発生器２４がFUP信号を生成するということを意味している。
【００１５】
ケース（ｂ）は、周波数ロック（LOCK）の一例を示している。７つの遅延セルが存在するこの実施態様では、入力基準周波数にロックしたとき、各遅延セルは、一クロック周期の１／７だけ入力基準クロックを遅延させている。この場合は、遅延された入力クロックの１番目から６番目までのインスタンスが、一クロック周期内で生じ、７番目のインスタンスは、一クロック周期後に生じる。このことは、入力クロックの立ち上がりエッジが伝搬して、６番目の遅延セルに到達し、周波数の進みまたは遅れの場合と周波数ロックの場合とを見分けることができるパターンである、EDGE[1:7]＝1111110を生じている状態として図示されている。遅延列全体による遅延時間が入力クロック周期の倍数の場合に、立ち上がりエッジの数が、遅延セルの数から１を引いた数である６に等しくならないので、疑似ロックが生じる可能性はなくなる。次に、周波数ロック信号をアサートすることにより、位相検出器がループ制御を引き継いで、残留位相誤差を精密に除去することができるということを示すことができる。
【００１６】
ケース（ｃ）は、周波数進みの一例を示している。入力クロックの立ち上がりエッジが伝搬して、入力クロックの一周期よりも短い期間で７番目の遅延セルを通過し、EDGE[1:7]＝1111111を生じる。これは、遅延列が速すぎて位相ロックを実現できず、パルス発生器２５がFDOWN信号を発生するということを示す。
【００１７】
図４に、位相を正確に合わせるための位相検出器１３の一実施態様を示す。リセット可能なＤタイプフリップフロップ（DFF）４１，４２を主要な機能ブロックとして使用する。検出器の利得曲線の不感域を小さくするために、ダミーの遅延素子４３を信号経路に挿入している。周波数検出ロジック１２からの周波数ロック信号によって、周波数ロックが実現された後に位相検出器１３がイネーブル（動作可能）になる。
【００１８】
図５に、２つのチャージポンプ１４，１５（一方は周波数検出用で、もう一方は位相検出用）及び共通のループフィルタ１６の具体的な構成例を示す。作動中のチャージポンプは作動していない方のチャージポンプと（電気的に）分離しているので、チャージポンプは、望ましくない位相ノイズを引き起こす可能性のある、電荷の共有や、それらの間を通過する制御信号の問題を被らない。
【００１９】
一実施態様では、本発明のDLLは、０．３５μｍCMOSプロセスを使用して製造される。DLLが占める面積は、３９０μｍ×５００μｍである。このDLLは、１５０ＭＨｚで３．３Ｖ電源から５．１２ｍＡの電流を吸い込む。
【００２０】
図６に、位相検出全体についてシミュレートした利得の一例を示す。この図は、位相検出の不感域を５ピコ秒に減少させることができるということを表している。このシミュレーションは、デバイスモデルを使用した回路シミュレーションに基づいている。
【００２１】
図７（ａ）は、遅延制御電圧のシミュレーション波形を示す。グラフの直線部分は、周波数検出段階を示しており、その勾配は、図５で具体化したようなチャージポンプ用の電流源Ｉ₁によって制御される。直線でない部分は、位相検出段階における位相の微調整の段階を示している。
【００２２】
図７（ｂ）は、１５０ＭＨｚ動作で実効（rms）値が１３ピコ秒であるDLLジッター測定値のヒストグラムの一例である。測定した周波数範囲は、９．５ＭＨｚから２０３ＭＨｚであり、これは、遅延列の最小遅延時間によってのみ制限される。
【００２３】
種々の実施態様を参照して本発明を説明したが、それらの実施態様のみに本発明を限定することを意図したものではない。本発明の思想及び範囲から逸脱することなく、上述した実施態様の構成及び形態に多くの修正を施すことが可能であることは当業者には明らかであろう。
【００２４】
【発明の効果】
本発明によれば、広帯域動作、及び疑似ロックの防止が可能な遅延ロックループが提供される。
【図面の簡単な説明】
【図１】本発明の一実施態様に従うDLLの一実施態様を示す。
【図２】本発明に従う周波数検出ロジックの一実施態様を示す。
【図３】図２に示した周波数検出ロジックの実施態様に関するタイミング図の例である。
【図４】本発明に従う位相検出器の一実施態様を示す。
【図５】本発明に従う、DLLで使用することが可能なチャージポンプとループフィルタの実施態様を示す。
【図６】位相検出全体についてシミュレートした利得の一例を示すグラフである。
【図７】（ａ）は、遅延制御電圧についてシミュレートした波形の一例を示す。
（ｂ）は、DLLジッターヒストグラムの測定例を示す。
【符号の説明】
６，７ インバータ
８，９ スイッチ
１０ DLL
１１ 遅延列
１２ 周波数検出ロジック
１３ 位相検出器
１４，１５ チャージポンプ
１６ ループフィルタ
１８’ 遅延素子
１９’ 遅延セル

Claims (9)

1. 一組の多相クロックの遅延が入力基準信号にロックされるようになっている、該一組の多相クロックを生成するための遅延ロックループであって、
   入力基準クロックの遅延を逐次増加させて、一組の多相クロックを生成するように構成された複数の遅延素子と、
   前記入力基準クロックの一周期における前記一組の多相クロックの立ち上がりエッジの数をカウントするように構成された周波数検出ロジックと、
   前記立ち上がりエッジの数が所定の数と異なるときに、各遅延素子の遅延量を調整する制御信号を生成するように構成されたループフィルタ
   を備え、前記周波数検出ロジックが、出力が前記多相クロックの立ち上がりエッジに応答して設定されるところの複数の周波数検出セルを備えることからなる、遅延ロックループ。
2. 前記遅延素子が、インバータからなる、請求項１の遅延ロックループ。
3. 前記所定の数が、前記遅延素子の数から１を引いた数である、請求項１の遅延ロックループ。
4. 前記周波数検出ロジックがさらに、
   周波数が前記基準クロックの半分である、１／２周波数クロックを生成するよう構成された周波数分割器を備える、請求項１の遅延ロックループ。
5. 前記周波数検出ロジックがさらに、
   前記基準クロックの一周期において設定された周波数検出（FD）セルの数をカウントし、かつ、設定されたFDセルの数が所定の数を超えたときに第１の信号を、及び、前記設定されたFDセルの数が該所定の数以下のときに第２の信号を生成するように構成された決定ロジックを備える、請求項１の遅延ロックループ。
6. 前記ループフィルタが、前記第１の信号に応答してチャージアップ信号を生成し、前記第２の信号に応答してチャージダウン信号を生成するチャージポンプを備える、請求項５の遅延ロックループ。
7. 前記入力基準クロックの位相と前記多相クロックのうちの１つのクロックの位相を比較するように構成された位相検出器をさらに備える、請求項１の遅延ロックループ。
8. 前記位相検出器が、
   第２のチャージポンプに充電するよう伝えるためのパルスを生成するよう構成された第１のＤタイプフリップフロップと、
   前記第２のチャージポンプに放電するように伝えるためのパルスを生成するよう構成された第２のＤタイプフリップフロップと、
   前記基準クロック信号を遅延させて不感域を減少させるように構成された第１のダミー遅延と、
   前記多相クロックのうちの１つを遅延させて不感域を減少させるように構成された第２のダミー遅延
   を備える、請求項７の遅延ロックループ。
9. 前記ループフィルタが、前記第１の信号に応答してチャージアップ信号を生成し、前記第２の信号に応答してチャージダウン信号を生成するための手段を備える、請求項５の遅延ロックループ。

Images