KR100711083B1

KR100711083B1 - 디지털 ｐｌｌ 회로 기술

Info

Publication number: KR100711083B1
Application number: KR1020057016493A
Authority: KR
Inventors: 와타루 요코제키
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-09-05
Filing date: 2003-03-06
Publication date: 2007-04-27
Also published as: KR20050115269A

Abstract

주파수 비교기는 기준 클록 및 출력 클록의 주파수를 비교하여 주파수 비교 신호를 출력한다. 주파수 가변 회로는 직렬 접속된 복수의 반전 회로를 갖는 지연 회로와 제1 선택 회로로 구성된다. 제1 선택 회로는 홀수번째의 반전 회로로부터 출력되는 홀수 출력 신호 중 어느 것을 주파수 비교 신호에 따라서 선택하여 귀환 신호로서 지연 회로의 입력에 귀환시킨다. 위상 비교기는 기준 클록 및 출력 클록의 위상을 비교하여 위상 비교 신호를 출력한다. 제2 선택 회로는 홀수 출력 신호 중 어느 것을 위상 비교 신호에 따라서 선택하여 출력 클록으로서 출력한다. 주파수 가변 회로는 귀환 루프를 구성하는 반전 회로의 접속 단수를 조정함으로써, 출력 클록의 주파수를 변경하는 가변 발진기로서 기능한다. 지연 회로는 출력 클록의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용된다. 이 때문에, 회로 규모를 저감할 수 있다.

Description

디지털 ＰＬＬ 회로 기술{DIGITAL PLL CIRCUIT}

본 발명은 주파수 합성기나 FM 복조기 등에 이용되는 디지털 PLL(Phase Locked Loop) 회로에 관한 것이다.

자기 테이프나 광자기 디스크 등의 기록 매체에 기록된 디지털 데이터를 재생하는 경우 등에는, 기록 매체로부터 판독한 정보로부터 재생 데이터를 추출하기 위해서, 재생 클록이 필요하다. 예컨대, PLL 회로는 이러한 판독한 정보에 동기한 클록을 생성하기 위해서 이용된다.

PLL 회로가 아날로그 회로로서 형성되는 경우, 반도체 소자의 제조 변동이나 동작 조건(온도, 전압 등)의 변동에 대하여 안정적으로 동작하지 않는다고 하는 문제가 있다. 또한, 아날로그 회로는 디지털 회로에 비해서 대규모이기 때문에, PLL 회로의 회로 규모가 증대되어 버린다. 이 때문에, 최근, PLL 회로는 디지털 회로로서 형성되고 있다. 이런 유형의 디지털 PLL 회로는, 예컨대 일본 특허 공개 평8-274629호 공보 등에 개시되어 있다.

도 1은 일본 특허 공개 평8-274629호 공보에 기재된 디지털 PLL 회로를 도시하고 있다.

디지털 PLL 회로(9)는 위상 비교기(1), 디코더(2), 출력 클록 선택 회로(3), 발진기(4), 클록 발생 회로(5), 가변 분주기(6), 루프 필터(7) 및 주파수 비교기(8)로 구성되어 있다.

주파수 비교기(8)는 기준 클록(Sin)과 출력 클록(Sout)의 주파수 오차를 검출하여 주파수 오차 신호를 출력한다. 루프 필터(7)는 주파수의 미세한 변동에 따라가는 것을 방지하기 위해서 주파수 오차 신호를 적분하여, 가변 분주기(6)에 대한 제어 신호를 출력한다. 가변 분주기(6)는 발진기(4)가 출력하는 마스터 클록을 제어 신호에 따른 분주비로 분주하여 분주 마스터 클록을 출력한다. 클록 발생 회로(5)는 분주 마스터 클록을 바탕으로, 위상이 같게 틀어진 복수의 클록을 출력한다. 위상 비교기(1)는 기준 클록(Sin)과 출력 클록(Sout)의 위상 오차를 검출하여 위상 오차 신호를 출력한다. 디코더(2)는 위상 오차 신호를 디코드하여 출력 클록 선택 신호를 출력한다. 출력 클록 선택 회로(3)는 출력 클록 선택 신호에 따라서, 기준 클록(Sin)과 출력 클록(Sout)의 위상 오차가 최소가 되도록 클록 발생 회로(5)가 출력하는 복수의 클록 중에서 최적의 클록을 선택하여, 출력 클록(Sout)으로서 출력한다.

이상의 구성에 의해, 출력 클록(Sout)의 주파수 및 위상은 각각 기준 클록(Sin)의 주파수 및 위상에 근접하도록 조정된다.

디지털 PLL 회로(9)에서는, 출력 클록(Sout)은 발진기(4)가 생성하는 마스터 클록을 적당히 분주함으로써 생성된다. 이 때문에, 발진기(4)는 출력 클록(Sout)의 주파수에 따라서 충분히 높은 주파수의 마스터 클록을 생성해야만 한다. 또한, 디지털 PLL 회로(9)에서는, 발진기(4) 및 발진기(4)로부터 출력되는 마스터 클록의 주파수를 변경하는 가변 분주기(6)가 개별적으로 형성되어 있기 때문에, 회로 규모가 증대되어 버린다.

이하, 본 발명에 관련되는 선행 기술 문헌을 열기한다.

특허문헌 1 : 일본 특허 공개 평8-274629호 공보(도 1∼3, 단락 [0015]∼[0025])

본 발명의 목적은 소규모이며 또한 낮은 지터 특성을 갖는 디지털 PLL 회로를 제공하는 데에 있다.

본 발명의 다른 목적은, 디지털 PLL 회로의 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 단시간에 일치시키는 데에 있다.

본 발명의 다른 목적은, 디지털 PLL 회로의 출력 클록의 주파수 및 위상을 각각 독립적이고 또 용이하게 조정하는 데에 있다.

본 발명의 다른 목적은, 디지털 PLL 회로의 출력 클록에 장해 등이 발생하는 것을 방지하는 데에 있다.

본 발명의 다른 목적은, 디지털 PLL 회로의 출력 클록을 용이하게 분주 또는 체배하는 데에 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 주파수 비교기는 기준 클록 및 기준 클록에 따라서 생성되는 출력 클록의 주파수를 비교하여 비교 결과를 나타내는 주파수 비교 신호를 출력한다. 주파수 가변 회로는 지연 회로 및 제1 선택 회로를 갖는다. 지연 회로는 직렬 접속된 복수의 반전 회로를 갖는다. 제1 선택 회로는 홀수번째의 반전 회로로부터 출력되는 홀수 출력 신호 중 어느 것을 주파수 비교 신호에 따라서 선택하여, 귀환 신호로 하여 지연 회로의 입력에 귀환시킨다. 이 때문에, 귀환 신호의 주파수를 주파수 비교기의 비교 결과에 따라서 변경할 수 있다. 위상 비교기는 기준 클록 및 출력 클록의 위상을 비교하여 비교 결과를 나타내는 위상 비교 신호를 출력한다. 제2 선택 회로는 홀수 출력 신호 중 어느 것을 위상 비교 신호에 따라서 선택하여 출력 클록으로서 출력한다. 이 때문에, 출력 클록의 위상을 위상 비교기의 비교 결과에 따라서 변경할 수 있다.

주파수 가변 회로는 귀환 루프를 구성하는 반전 회로의 접속 단수를 조정함으로써, 출력 클록의 주파수를 변경하는 가변 발진기로서 기능한다. 이 때문에, 발진기 및 발진기로부터 출력되는 클록의 주파수를 변경하는 회로를 개별적으로 형성할 필요가 없어져, 회로 규모를 저감시킬 수 있다. 더욱이, 지연 회로는 출력 클록의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용되기 때문에, 회로 규모를 저감할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 주파수 비교기는 기준 클록 및 출력 클록의 주파수차가 소정의 범위 내에 있을 때 양 클록의 주파수가 일치한다고 판정하여 주파수 일치 신호를 출력한다. 위상 비교기는 주파수 일치 신호의 출력 중에 기준 클록 및 출력 클록의 위상을 비교한다.

출력 클록의 위상은 출력 클록의 주파수가 기준 클록의 주파수에 일치한 후에 조정된다. 출력 클록의 주파수 및 위상은 각각 독립적으로 조정되기 때문에, 한 쪽의 조정이 다른 쪽의 조정에 영향을 주는 일은 없다. 이 때문에, 출력 클록의 주파수 및 위상을 각각 안정적으로 조정할 수 있다. 이 결과, 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 단시간에 용이하게 일치시킬 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제1 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력한다. 주파수 비교기는 제1 카운터, 제2 카운터 및 대소 비교기를 갖는다. 제1 카운터는 기준 클록을 카운트하여 카운트한 값을 제1 카운터값 신호로서 출력한다. 제2 카운터는 출력 클록을 카운트하여 카운트한 값을 제2 카운터값 신호로서 출력한다. 제1 및 제2 카운터는 제1 분주 기준 클록에 응답하여 리셋된다. 대소 비교기는 제1 카운터값 신호가 나타내는 제1 카운터의 제1 카운터값과, 제2 카운터값 신호가 나타내는 제2 카운터의 제2 카운터값과 비교하여 비교 결과를 주파수 비교 신호로서 출력한다.

이를 위해, 기준 클록 및 출력 클록의 클록수를 각각 카운트하여 카운트한 값을 비교하는 것만으로, 기준 클록 및 출력 클록의 주파수차를 용이하게 검출할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 대소 비교기는 제1 및 제2 카운터값이 일치할 때에 주파수 일치 신호를 출력한다. 위상 비교기는 주파수 일치 신호의 출력 중에 기준 클록 및 출력 클록의 위상을 비교한다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 대소 비교기는 제1 및 제2 카운터값이 일치할 때마다 주파수 일치 신호를 출력한다. 제1 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력한다. 제1 기준 분주기는 주파수 일치 신호에 응답하여 제1 분주 기준 클록의 주기를 순차로 크게 하는 가변 분주기로서 동작한다.

이 때문에, 제1 및 제2 카운터값이 일치할 때마다, 제1 및 제2 카운터가 리셋되는 주기는 커진다. 제1 및 제2 카운터값의 증가분은 제1 및 제2 카운터값이 일치할 때마다 커지기 때문에, 주파수 비교의 정밀도를 향상시킬 수 있다. 기준 클록 및 출력 클록의 주파수를 비교하는 기간(카운트 기간)을 단기간에서 장기간으로 순차로 변경함으로써, 주파수 비교의 정밀도를 단계적으로 향상시킬 수 있다. 이 결과, 주파수 비교의 정밀도를 변경하지 않는 경우에 비하여, 출력 클록의 주파수를 기준 클록의 주파수에 단시간에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제1 제어 회로는 제1 업다운 카운터를 갖는다. 제1 업다운 카운터는 제1 분주 기준 클록에 동기해서, 대소 비교기로부터 출력되는 주파수 비교 신호에 따라 업 카운트 또는 다운 카운트하여 카운트한 값을 제1 선택 신호로서 출력한다. 제1 선택 신호는 제1 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 제1 선택 회로는 제1 선택 신호를 주파수 비교 신호로서 수신한다.

제1 업다운 카운터의 카운터값은 제1 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 이 때문에, 제1 업다운 카운터가 대소 비교기의 비교 결과에 따라서 카운트 동작함으로써, 출력 클록의 주파수를 용이하게 조정할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제1 업다운 카운터는 주파수 비교기가 기준 클록 및 출력 클록의 주파수 비교를 시작하기 전에, 홀수번째의 반전 회로 중 후단측의 반전 회로를 나타내는 카운터값으로 설정된다.

이 때문에, 주파수 비교기가 주파수 비교를 시작하기 전에, 주파수 가변 회로의 귀환 루프는 비교적 길어지며, 출력 클록의 주파수는 발진 가능한 주파수 중 낮은 측의 주파수가 된다. 또한, 주파수 조정에 의해 변경되는 반전 회로의 접속 단수만큼의 지연 시간이 주파수 조정하기 전의 출력 클록의 반주기보다 큰 경우, 제1 선택 회로가 선택하는 홀수 출력 신호를 전환했을 때에, 출력 클록에 글리치(glitch)가 발생하기 쉽다. 이 때문에, 주파수 조정하기 전의 출력 클록의 주기를 크게 함으로써, 주파수의 조정에 따라 출력 클록에 글리치가 발생할 가능성을 낮게 할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 주파수 비교기는 제1 가산기를 갖는다. 제1 가산기는 제2 카운터값에 소정의 값을 가산하여 가산 결과를 가산값 신호로서 출력한다. 대소 비교기는 가산값 신호를 제2 카운터값 신호로서 수신한다.

대소 비교기가 인식하는 제2 카운터값은 제2 카운터로부터 실제로 출력되는 제2 카운터값보다 크다. 이 때문에, 대소 비교기가 제1 및 제2 카운터값은 일치한다고 판정했을 때에, 출력 클록의 주파수는 기준 클록의 주파수보다 낮다. 이 결과, 기준 클록의 주기가 지연 회로에 있어서의 반전 회로의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록의 주파수가 주파수의 조정에 의해 기준 클록의 주파수를 끼고서 진동하는 것을 방지할 수 있다. 즉, 주파수의 조정에 따른 출력 클록의 지터를 삭감할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제2 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제2 분주 기준 클록으로서 출력한다. 위상 비교기는 제1 및 제2 분주기를 갖는다. 제1 분주기는 기준 클록을 소정의 분주비로 분주하여 제1 분주 클록으로서 출력한다. 제2 분주기는 출력 클록을 제1 분주기와 동일한 분주비로 분주하여 제2 분주 클록으로서 출력한다. 위상 비교기는 제1 및 제2 분주 클록의 위상을 비교하여 비교 결과를 위상 비교 신호로서 출력한다. 제2 제어 회로는 다운 카운터를 갖는다. 다운 카운터는 제2 분주 기준 클록에 동기해서, 위상 비교 신호에 따라서 다운 카운트하여 카운트한 값을 제2 선택 신호로서 출력한다. 제2 선택 신호는 제2 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 다운 카운터는 위상 비교기가 기준 클록 및 출력 클록의 위상 비교를 시작하기 전에, 홀수번째의 반전 회로 중 후단측의 반전 회로를 나타내는 카운터값으로 설정된다. 제2 선택 회로는 제2 선택 신호를 위상 비교 신호로서 수신한다.

위상 비교기는 제1 및 제2 분주 클록의 위상을 비교하기 위해서, 위상 비교의 빈도를 낮출 수 있다. 이 때문에, 위상의 조정에 따른 출력 클록의 지터를 삭감할 수 있다. 또한, 다운 카운터의 카운터값은 제2 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 이 때문에, 다운 카운터가 위상 비교기의 비교 결과에 따라서 카운트 동작함으로써, 출력 클록의 위상을 용이하게 조정할 수 있다.

또한, 출력 클록의 주기를 기준 클록의 주기보다 크게 해 놓음으로써, 출력 클록의 위상이 기준 클록의 위상에 일치한 후에, 출력 클록의 위상은 기준 클록의 위상으로부터 반드시 지연 방향으로 틀어진다. 이 때문에, 출력 클록의 위상 조정에서는, 출력 클록의 위상을 진행시킴으로써, 기준 클록의 위상에 일치시킬 수 있다. 출력 클록의 위상을 늦추는 조정은 필요 없기 때문에, 출력 클록의 위상은 위상을 진행시키는 간이한 다운 카운터를 이용하여 조정할 수 있다. 이 결과, 회로 규모를 저감할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 주파수 비교기는 제1 감산기를 갖는다. 제1 감산기는 제1 카운터값으로부터 소정의 값을 감산하여, 감산 결과를 감산값 신호로서 출력한다. 대소 비교기는 감산값 신호를 제1 카운터값 신호로서 수신하다.

대소 비교기가 인식하는 제1 카운터값은 제1 카운터로부터 실제로 출력되는 제1 카운터값보다 작다. 이 때문에, 대소 비교기가 제1 및 제2 카운터값은 일치한다고 판정했을 때에, 출력 클록의 주파수는 기준 클록의 주파수보다 낮다. 이 결과, 기준 클록의 주기가 지연 회로에 있어서의 반전 회로의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록의 주파수가 주파수의 조정에 의해 기준 클록의 주파수를 끼고서 진동하는 것을 방지할 수 있다. 즉, 주파수의 조정에 따른 출력 클록의 지터를 삭감할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제1 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력한다. 주파수 비교기는 제1 카운터, 제2 카운터 및 제2 감산기를 갖는다. 제1 카운터는 기준 클록을 카운트하여 카운트한 값을 제1 카운터값 신호로서 출력한다. 제2 카운터는 출력 클록을 카운트하여 카운트한 값을 제2 카운터값 신호로서 출력한다. 제1 및 제2 카운터는 제1 분주 기준 클록에 응답하여 리셋된다. 제2 감산기는 제1 카운터값 신호가 나타내는 제1 카운터의 제1 카운터값과, 제2 카운터값 신호가 나타내는 제2 카운터의 제2 카운터값의 차를 구하여 구한 값을 주파수 비교 신호로서 출력한다.

이 때문에, 기준 클록 및 출력 클록의 클록수를 각각 카운트하여 카운트한 값의 차를 구하는 것만으로, 기준 클록 및 출력 클록의 주파수차를 용이하게 검출할 수 있다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제2 감산기는 제1 및 제2 카운터값이 일치할 때에 주파수 일치 신호를 출력한다. 위상 비교기는 주파수 일치 신호의 출력 중에 기준 클록 및 출력 클록의 위상을 비교한다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제2 감산기는 제1 및 제2 카운터값이 일치할 때마다 주파수 일치 신호를 출력한다. 제1 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력한다. 제1 기준 분주기는 주파수 일치 신호에 응답하여 제1 분주 기준 클록의 주기를 순차로 크게 하는 가변 분주기로서 동작한다.

본 발명의 디지털 PLL 회로의 다른 한 형태에서는, 제1 제어 회로는 제2 가산기 및 기억 회로를 갖는다. 제2 가산기는 제2 감산기로부터 출력되는 주파수 비교 신호 및 제1 선택 신호를 수신하고, 주파수 비교 신호가 나타내는 값과 제1 선택 신호가 나타내는 값을 가산하여 가산 결과를 갱신값 신호로서 출력한다. 기억 회로는 제1 분주 기준 클록에 동기하여 갱신값 신호를 수신하여, 수신한 값을 제1 선택 신호로서 출력한다. 제1 선택 신호는 제1 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 제1 선택 회로는 제1 선택 신호를 주파수 비교 신호로서 수신한다.

기억 회로의 값은 제1 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 이 때문에, 기억 회로의 값이 갱신됨으로써, 출력 클록의 주파수를 용이하게 조정할 수 있다. 또한, 기억 회로의 값은 기억 회로의 값에 제1 및 제2 카운터값의 차를 가산한 값으로 갱신되기 때문에, 제1 선택 회로가 선택하는 홀수 출력 신호를 1단씩이 아니라, 한번에 여러 단 변경할 수 있다. 이 결과, 출력 클록의 주파수를 기준 클록의 주파수에 단시간에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 기억 회로는 주파수 비교기가 기준 클록 및 출력 클록의 주파수 비교를 시작하기 전에, 홀수번째의 반전 회로 중 후단측의 반전 회로를 나타내는 값으로 설정된다.

이 때문에, 주파수 비교기가 주파수 비교를 시작하기 전에, 주파수 가변 회로의 귀환 루프는 비교적 길어지며, 출력 클록의 주파수는 발진 가능한 주파수 중 낮은 측의 주파수로 된다. 또한, 주파수 조정에 의해 변경되는 반전 회로의 접속 단수만큼의 지연 시간이 주파수 조정하기 전의 출력 클록의 반주기보다 큰 경우, 제1 선택 회로가 선택하는 홀수 출력 신호를 전환했을 때에, 출력 클록에 글리치가 발생하기 쉽다. 이 때문에, 주파수 조정하기 전의 출력 클록의 주기를 크게 함으로써, 주파수의 조정에 따라 출력 클록에 글리치가 발생할 가능성을 낮게 할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 주파수 비교기는 제1 가산기를 갖는다. 제1 가산기는 제2 카운터값에 소정의 값을 가산하여 가산 결과를 가산값 신호로서 출력한다. 제2 감산기는 가산값 신호를 제2 카운터값 신호로서 수신한다.

제2 감산기가 인식하는 제2 카운터값은 제2 카운터로부터 실제로 출력되는 제2 카운터값보다 크다. 이 때문에, 제2 감산기가 제1 및 제2 카운터값은 일치한다고 판정했을 때에, 출력 클록의 주파수는 기준 클록의 주파수보다 낮다. 이 결과, 기준 클록의 주기가 지연 회로에 있어서의 반전 회로의 1단 당 지연 시간으로 딱 나우어 떨어지지 않는 경우에, 출력 클록의 주파수가 주파수의 조정에 의해 기준 클록의 주파수를 끼고서 진동하는 것을 방지할 수 있다. 즉, 주파수의 조정에 따른 출력 클록의 지터를 삭감할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 주파수 비교기는 제1 감산기를 갖는다. 제1 감산기는 제1 카운터값으로부터 소정의 값을 감산하여 감산 결과를 감산값 신호로서 출력한다. 제2 감산기는 감산값 신호를 제1 카운터값 신호로서 수신한다.

제2 감산기가 인식하는 제1 카운터값은 제1 카운터로부터 실제로 출력되는 제1 카운터값보다 작다. 이 때문에, 제2 감산기가 제1 및 제2 카운터값은 일치한다고 판정했을 때에, 출력 클록의 주파수는 기준 클록의 주파수보다 낮다. 이 결과, 기준 클록의 주기가 지연 회로에 있어서의 반전 회로의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록의 주파수가 주파수의 조정에 의해 기준 클록의 주파수를 끼고서 진동하는 것을 방지할 수 있다. 즉, 주파수의 조정에 따른 출력 클록의 지터를 삭감할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 제2 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제2 분주 기준 클록으로서 출력한다. 제2 제어 회로는 제2 업다운 카운터를 갖는다. 제2 업다운 카운터는 제2 분주 기준 클록에 동기해서, 위상 비교 신호에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 제2 선택 신호로서 출력한다. 제2 선택 신호는 제2 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 제2 선택 회로는 제2 선택 신호를 위상 비교 신호로서 수신한다.

제2 업다운 카운터의 카운터값은 제2 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타낸다. 이 때문에, 제2 업다운 카운터가 위상 비교기의 비교 결과에 따라서 카운트 동작함으로써, 출력 클록의 위상을 용이하게 조정할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 제3 제어 회로는 제2 선택 신호가 나타내는 제2 업다운 카운터의 카운터값이 카운트 동작에 의해 최대값에서 최소값으로 변화되었을 때 및 최소값에서 최대값으로 변화되었을 때에 논리 레벨이 반전하는 제3 선택 신호를 출력한다. 제3 선택 회로는 제3 선택 신호의 천이 엣지에 응답하여, 출력 클록이 반전된 반전 출력 클록 및 출력 클록을 교대로 출력한다. 주파수 비교기 및 위상 비교기는 제3 선택 회로로부터 출력되는 클록을 출력 클록으로서 수신한다.

출력 클록의 위상은 제3 선택 신호의 천이 엣지에 응답하여 반전한다. 이 때문에, 제2 업다운 카운터의 카운터값이 최대값에서 최소값으로 변화되었을 때에 출력 클록의 위상을 반전시킴으로써, 출력 클록의 위상을 제2 업다운 카운터의 카운터값의 최대값에 대응하는 위상보다 늦출 수 있다. 또한, 제2 업다운 카운터의 카운터값이 최소값에서 최대값으로 변화되었을 때에 출력 클록의 위상을 반전시킴으로써, 출력 클록의 위상을 제2 업다운 카운터의 카운터값의 최소값에 대응하는 위상보다 진행시킬 수 있다. 이 결과, 출력 클록의 위상을 보다 광범위하게 조정할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 제1 제어 회로는 주파수 비교 신호에 따라서, 제1 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타내는 복수 비트로 이루어지는 제1 선택 신호를 출력한다. 제2 제어 회로는 위상 비교 신호에 따라서, 제2 선택 회로가 선택하는 홀수 출력 신호를 출력하는 반전 회로를 나타내는 복수 비트로 이루어지는 제2 선택 신호를 출력한다. 제1 천이 검출기는 제1 선택 신호의 천이 중에 제1 천이 신호를 출력한다. 제2 천이 검출기는 제2 선택 신호의 천이 중에 제2 천이 신호를 출력한다. 제1 금지 회로는 제1 선택 회로의 출력과 지연 회로의 입력 사이에 배치되어, 제1 천이 신호의 출력 중에 제1 선택 회로의 출력이 지연 회로에 전파하는 것을 금지한다. 제2 금지 회로는 제2 선택 회로의 출력과 주파수 비교기 및 위상 비교기의 입력 사이에 배치되어, 제2 천이 신호의 출력 중에 제2 선택 회로의 출력이 주파수 비교기 및 위상 비교기에 전파하는 것을 금지한다. 제1 선택 회로는 제1 선택 신호를 주파수 비교 신호로서 수신한다. 제2 선택 회로는 제2 선택 신호를 위상 비교 신호로서 수신한다.

제1 금지 회로는 제1 선택 신호의 천이 중에 제1 선택 회로의 출력이 지연 회로에 전파하는 것을 금지하기 때문에, 제1 선택 신호의 천이에 의해 출력 클록에 장해 등이 생기는 것을 방지할 수 있다. 제2 금지 회로는 제2 선택 신호의 천이 중에 제2 선택 회로의 출력이 주파수 비교기 및 위상 비교기에 전파하는 것을 금지하기 때문에, 제2 선택 신호의 천이에 의해 출력 클록에 장해 등이 생기는 것을 방지할 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 제3 기준 분주기는 기준 클록을 소정의 분주비로 분주하여 제3 분주 기준 클록으로서 출력한다. 제1 출력 분주기는 제2 선택 회로로부터 출력되는 출력 클록을 소정의 분주비로 분주하여 제1 분주 출력 클록으로서 출력한다. 주파수 비교기 및 위상 비교기는 제3 분주 기준 클록을 기준 클록으로서 수신하고, 제1 분주 출력 클록을 출력 클록으로서 수신한다.

예컨대, 제3 기준 분주기 및 제1 출력 분주기의 분주비를 각각 1/K, 1/L이라고 하면, L<K가 성립하는 경우, 출력 클록을 임의의 값으로 분주할 수 있다. L>K가 성립하는 경우, 출력 클록을 임의의 값으로 체배할 수 있다. 또한, L=K가 성립하는 경우, 기준 클록의 주파수가 주파수 비교기 및 위상 비교기의 비교 가능한 주파수의 상한보다 높은 경우에도, 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 제2 출력 분주기는 제2 선택 회로로부터 출력되는 출력 클록을 소정의 분주비로 분주하여 제2 분주 출력 클록으로서 출력한다. 제3 출력 분주기는 제2 분주 출력 클록을 소정의 분주비로 분주하여 출력 클록으로서 출력한다. 제1 출력 분주기는 제2 분주 출력 클록을 출력 클록으로서 수신한다.

이에 따라, 출력 클록의 주파수를 조정할 수 있는 분주기가 증가하기 때문에, 예컨대 제2 및 제3 출력 분주기의 분주비를 각각 1/M, 1/N이라고 하면, L·M<K·N이 성립하는 경우, 출력 클록을 보다 높은 정밀도로 분주할 수 있다. L·M>K·N이 성립하는 경우, 출력 클록을 보다 높은 정밀도로 체배할 수 있다. 또한, L·M=K·N이 성립하는 경우, 기준 클록의 주파수가 주파수 비교기 및 위상 비교기의 비교 가능한 주파수의 상한보다 높은 경우에도, 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로의 한 형태에서는, 주파수 비교기는 기준 클록 및 기준 클록에 따라서 생성되는 출력 클록의 주파수를 비교하여 비교 결과를 나타내는 주파수 비교 신호를 출력한다. 주파수 가변 회로는 지연 회로 및 제1 선택 회로를 갖는다. 지연 회로는 직렬 접속된 복수의 반전 회로를 갖는다. 제1 선택 회로는 홀수번째의 반전 회로로부터 출력되는 홀수 출력 신호 중 어느 것을 주파수 비교 신호에 따라서 선택하여, 귀환 신호로서 지연 회로의 입력에 귀환시킨다. 이 때문에, 귀환 신호의 주파수를 주파수 비교기의 비교 결과에 따라서 변경할 수 있다. 위상 비교기는 기준 클록 및 출력 클록의 위상을 비교하여 비교 결과를 나타내는 위상 비교 신호를 출력한다. 제2 업다운 카운터는 기준 클록에 동기해서, 위상 비교 신호에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 제2 선택 신호로서 출력한다. 제3 제어 회로는 제2 선택 신호가 나타내는 제2 업다운 카운터의 카운터값이 카운트 동작에 의해 최대값에서 최소값으로 변화되었을 때 및 최소값에서 최대값으로 변화되었을 때에 논리 레벨이 반전하는 제3 선택 신호를 출력한다. 제4 선택 회로는 짝수번째의 반전 회로로부터 출력되는 짝수 출력 신호 및 홀수 출력 신호를 수신하여, 제3 선택 신호가 제1 논리 레벨인 기간에, 홀수 출력 신호 중 어느 것을 제2 선택 신호에 따라서 선택하여 출력 클록으로서 출력하고, 제3 선택 신호가 제2 논리 레벨인 기간에, 짝수 출력 신호 중 어느 것을 제2 선택 신호에 따라서 선택하여 출력 클록으로서 출력한다. 이 때문에, 출력 클록의 위상을 위상 비교기의 비교 결과에 따라서 변경할 수 있다.

주파수 가변 회로는 귀환 루프를 구성하는 반전 회로의 접속 단수를 조정함으로써, 출력 클록의 주파수를 변경하는 가변 발진기로서 기능한다. 이 때문에, 발진기 및 발진기로부터 출력되는 클록의 주파수를 변경하는 회로를 개별적으로 형성할 필요가 없어져, 회로 규모를 저감할 수 있다. 더욱이, 지연 회로는 출력 클록의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용되기 때문에, 회로 규모를 저감시킬 수 있다.

도 1은 종래의 디지털 PLL 회로를 나타내는 블록도이다.

도 2는 본 발명의 디지털 PLL 회로의 제1 실시형태를 나타내는 블록도이다.

도 3은 제1 실시형태에 있어서의 주파수 비교기 및 제1 제어 회로를 상세히 나타내는 블록도이다.

도 4는 제1 실시형태에 있어서의 위상 비교기 및 제2 제어 회로를 상세히 나타내는 블록도이다.

도 5는 제1 실시형태에 있어서의 제1 및 제2 선택 회로의 일례를 나타내는 블록도이다.

도 6은 본 발명의 디지털 PLL 회로의 제2 실시형태를 나타내는 블록도이다.

도 7은 제2 실시형태에 있어서의 주파수 비교기 및 제1 제어 회로를 상세히 나타내는 블록도이다.

도 8은 본 발명의 디지털 PLL 회로의 제3 실시형태를 나타내는 블록도이다.

도 9는 본 발명의 디지털 PLL 회로의 제4 실시형태를 나타내는 블록도이다.

도 10은 본 발명의 디지털 PLL 회로의 제5 실시형태를 나타내는 블록도이다.

도 11은 본 발명의 디지털 PLL 회로의 제6 실시형태를 나타내는 블록도이다.

도 12는 제6 실시형태에 있어서의 주파수 비교기를 상세히 나타내는 블록도이다.

도 13은 제6 실시형태에 있어서의 위상 비교기 및 제2 제어 회로를 상세히 나타내는 블록도이다.

도 14는 본 발명의 디지털 PLL 회로의 제7 실시형태를 나타내는 블록도이다.

도 15는 제7 실시형태에 있어서의 주파수 비교기를 상세히 나타내는 블록도이다.

도 16은 본 발명의 디지털 PLL 회로의 제8 실시형태를 나타내는 블록도이다.

도 17은 제8 실시형태에 있어서의 주파수 비교기를 상세히 나타내는 블록도이다.

도 18은 본 발명의 디지털 PLL 회로의 제9 실시형태를 나타내는 블록도이다.

도 19는 제9 실시형태에 있어서의 주파수 비교기를 상세히 나타내는 블록도이다.

도 20은 본 발명의 디지털 PLL 회로의 제10 실시형태를 나타내는 블록도이다.

도 21은 본 발명의 디지털 PLL 회로의 제11 실시형태를 나타내는 블록도이다.

도 22는 본 발명의 디지털 PLL 회로의 제12 실시형태를 나타내는 블록도이다.

이하, 도면을 이용하여 본 발명의 실시형태를 설명한다. 도면 중, 굵은 선으로 도시한 신호는 복수 비트로 구성되어 있다.

도 2는 본 발명의 디지털 PLL 회로의 제1 실시형태를 나타내고 있다.

디지털 PLL 회로(100)는 주파수 비교기(110), 제1 제어 회로(112), 링 오실 레이터(114)(주파수 가변 회로), 위상 비교기(120), 제2 제어 회로(122), 제2 선택 회로(128), 제1 기준 분주기(150) 및 제2 기준 분주기(152)를 갖고 있다.

주파수 비교기(110)는 기준 클록(CKB) 및 기준 클록(CKB)에 따라서 제2 선택 회로(128)로부터 출력되는 출력 클록(CKO)의 주파수를, 제1 분주 기준 클록(CKDB1)에 동기하여 비교하여 비교 결과를 나타내는 주파수 비교 신호(UP1, DN1)를 출력한다. 주파수 비교기(110)는 기준 클록(CKB) 및 출력 클록(CKO)의 주파수차가 소정의 범위 내에 있을 때에 양 클록의 주파수가 일치한다고 판정하여 주파수 일치 신호(MATCH)를 출력한다.

제1 제어 회로(112)는 주파수 비교 신호(UP1, DN1)에 따라서, 제1 분주 기준 클록(CKDB1)에 동기하여 복수 비트의 제1 선택 신호(SEL1)를 출력한다. 제1 선택 신호(SEL1)는 제1 선택 회로(118)가 선택하는 홀수 출력 신호(ODD)(ODD0∼ODDn)를 출력하는 버퍼(BUF)(BUF0∼BUFn)를 나타낸다. 주파수 비교기(110) 및 제1 제어 회로(112)의 상세한 것에 대해서는 도 3에서 설명한다.

링 오실레이터(114)는 지연 회로(116) 및 제1 선택 회로(118)를 갖고 있다. 지연 회로(116)는 인버터(INVF)(반전 회로) 및 버퍼(BUF)(BUF0∼BUFn)를 직렬 접속하여 구성되어 있다. 각 버퍼(BUF)는 2개의 인버터를 직렬 접속하여 구성되어 있다. 제1 선택 회로(118)는 버퍼(BUF)로부터 출력되는 홀수 출력 신호(ODD)(ODD0∼ODDn) 중 어느 것을 제1 선택 신호(SEL1)에 따라서 선택하여, 귀환 신호(RT)로서 지연 회로(116)의 입력인 인버터(INVF)의 입력에 귀환시킨다. 귀환 루프는 항상 홀수 단의 인버터 열에 의해 구성된다. 이에 따라, 링 오실레이터(114)는 귀환 루프 를 구성하는 버퍼(BUF)의 접속 단수를 조정함으로써, 출력 클록(CKO)의 주파수를 변경하는 가변 발진기로서 동작한다. 이 때문에, 발진기 및 발진기로부터 출력되는 클록의 주파수를 변경하는 회로를 개별적으로 형성할 필요가 없어져, 회로 규모가 저감된다.

위상 비교기(120)는 주파수 일치 신호(MATCH)의 출력 중에, 기준 클록(CKB) 및 출력 클록(CKO)의 위상을 비교하여 비교 결과를 나타내는 위상 비교 신호(UP2, DN2)를 출력한다.

제2 제어 회로(122)는 위상 비교 신호(UP2, DN2)에 따라서, 제2 분주 기준 클록(CKDB2)에 동기하여 복수 비트의 제2 선택 신호(SEL2)를 출력한다. 제2 선택 신호(SEL2)는 제2 선택 회로(128)가 선택하는 홀수 출력 신호(ODD)(ODD0∼ODDn)를 출력하는 버퍼(BUF)(BUF0∼BUFn)를 나타낸다. 위상 비교기(120) 및 제2 제어 회로(122)의 상세한 것에 대해서는 도 4에서 설명한다.

제2 선택 회로(128)는 홀수 출력 신호(ODD)(ODD0∼ODDn) 중 어느 것을 제2 선택 신호(SEL2)에 따라서 선택하여, 출력 클록(CKO)으로서 출력한다. 제1 선택 회로(118) 및 제2 선택 회로(128)의 상세한 것에 대해서는 도 5에서 설명한다.

제1 기준 분주기(150)는 기준 클록(CKB)을 소정의 분주비로 분주하여 제1 분주 기준 클록(CKDB1)으로서 출력한다.

제2 기준 분주기(152)는 기준 클록(CKB)을 소정의 분주비로 분주하여 제2 분주 기준 클록(CKDB2)으로서 출력한다.

도 3은 제1 실시형태에 있어서의 주파수 비교기(110) 및 제1 제어 회로(112) 의 상세한 것을 나타내고 있다.

주파수 비교기(110)는 제1 카운터(C1), 제2 카운터(C2), 리셋 생성기(RSTG) 및 대소 비교기(MC)를 갖고 있다.

제1 카운터(C1)는 기준 클록(CKB)의 클록수를 카운트하여 카운트한 값을 복수 비트의 제1 카운터값 신호(CNT1)로서 출력한다.

제2 카운터(C2)는 출력 클록(CKO)의 클록수를 카운트하여 카운트한 값을 복수 비트의 제2 카운터값 신호(CNT2)로서 출력한다.

리셋 생성기(RSTG)는 제1 분주 기준 클록(CKDB1)의 상승 엣지를 검출하여 펄스 신호인 리셋 신호(RST)를 출력한다. 제1 카운터(C1) 및 제2 카운터(C2)는 리셋 신호(RST)에 응답하여 리셋된다. 예컨대, 제1 카운터(C1) 및 제2 카운터(C2)는 리셋신호(RST)에 응답하여 전체 비트가 "0"으로 리셋된다.

대소 비교기(MC)는 제1 카운터값 신호(CNT1)가 나타내는 제1 카운터(C1)의 제1 카운터값과, 제2 카운터값 신호(CNT2)가 나타내는 제2 카운터(C2)의 제2 카운터값을 비교하여 비교 결과를 주파수 비교 신호(UP1, DN1)로서 출력한다. 예컨대, 제1 카운터값이 제2 카운터값보다 작은 경우, 주파수 비교 신호(UP1, DN1)는 각각 "논리1", "논리0"에 고정된다. 제1 카운터값이 제2 카운터값보다 큰 경우, 주파수 비교 신호(UP1, DN1)는 각각 "논리0", "논리1"에 고정된다. 제1 및 제2 카운터값이 일치하는 경우, 주파수 비교 신호(UP1, DN1)는 함께 "논리0"에 고정된다.

대소 비교기(MC)는 제1 및 제2 카운터값이 일치할 때에 주파수 일치 신호(MATCH)를 출력한다. 주파수 일치 신호(MATCH)는 주파수 비교 신호(UP1, DN1)의 논 리합의 부정 신호를, 예컨대 제1 분주 기준 클록(CKDB1)의 상승 엣지에 동기시킴으로써 생성된다. 주파수 일치 신호(MATCH)는 제1 및 제2 카운터값이 일치하는 경우, "논리1"에 고정된다. 주파수 일치 신호(MATCH)는 제1 및 제2 카운터값이 일치하지 않는 경우 "논리0"에 고정된다.

제1 제어 회로(112)는 제1 업다운 카운터(UDC1)를 갖고 있다. 제1 업다운 카운터(UDC1)는 제1 분주 기준 클록(CKDB1)에 동기해서, 주파수 비교 신호(UP1, DN1)에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 제1 선택 신호(SEL1)로서 출력한다. 예컨대, 제1 업다운 카운터(UDC1)는 주파수 비교 신호(UP1)가 "논리1"인 경우, 제1 분주 기준 클록(CKDB1)의 상승 엣지에 동기하여 업 카운트한다. 제1 업다운 카운터(UDC1)는 주파수 비교 신호(DN1)가 "논리1"인 경우, 제1 분주 기준 클록(CKDB1)의 상승 엣지에 동기하여 다운 카운트한다. 제1 업다운 카운터(UDC1)는 주파수 비교 신호(UP1, DN1)가 함께 "논리0"인 경우, 카운트 동작을 하지 않는다.

이에 따라, 제1 선택 회로(118)는 주파수 비교기(110)의 비교 결과에 따라서, 선택하는 홀수 출력 신호(ODD)를 1단씩 전환한다. 구체적으로는, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높은 경우, 제1 업다운 카운터(UDC1)는 업 카운트한다. 이에 따라, 제1 선택 신호(SEL1)가 나타내는 값은 하나 커진다. 즉, 제1 선택 회로(118)는 선택하는 홀수 출력 신호(ODD)를 후단 방향(도 2의 지연 회로(116)의 좌측 방향)으로 1단 전환한다. 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 낮은 경우, 제1 업다운 카운터(UDC1)는 다운 카운트한다. 이에 따라, 제1 선택 신호(SEL1)가 나타내는 값은 하나 작아진다. 즉, 제1 선택 회로(118)는 선택하는 홀수 출력 신호(ODD)를 전단 방향으로 1단 전환한다.

또한, 제1 업다운 카운터(UDC1)는 주파수 비교기(110)가 기준 클록(CKB) 및 출력 클록(CKO)의 주파수 비교를 시작하기 전에(예컨대, 디지털 PLL 회로(100)가 파워 온일 때), 도 2에 도시한 최종 단의 버퍼(BUFn)에 대응하는 값으로 설정되어, 버퍼(BUFn)를 나타내는 제1 선택 신호(SEL1)를 미리 출력한다. 즉, 제1 선택 회로(118)는 홀수 출력 신호(ODDn)를 미리 선택한다. 이 때문에, 출력 클록(CKO)의 주파수는 발진 가능한 주파수 중 최저 주파수에 미리 설정된다.

도 4는 제1 실시형태에 있어서의 위상 비교기(120) 및 제2 제어 회로(122)의 상세한 것을 나타내고 있다.

위상 비교기(120)는 제1 분주기(DV1), 제2 분주기(DV2) 및 위상 비교 회로(PC)를 갖고 있다.

제1 분주기(DV1)는 기준 클록(CKB)을 소정의 분주비로 분주하여 제1 분주 클록(CKD1)으로서 출력한다.

제2 분주기(DV2)는 출력 클록(CKO)을 제1 분주기(DV1)와 동일한 분주비로 분주하여 제2 분주 클록(CKD2)으로서 출력한다.

위상 비교 회로(PC)는 주파수 일치 신호(MATCH)의 출력 중(예컨대, 주파수 일치 신호(MATCH)가 "논리1"인 경우)에 제1 분주 클록(CKD1) 및 제2 분주 클록(CKD2)의 위상을 비교하여 비교 결과를 위상 비교 신호(UP2, DN2)로서 출력한다. 예컨대, 제2 분주 클록(CKD2)의 위상이 제1 분주 클록(CKD1)의 위상보다 빠른 경우, 위상 비교 신호(UP2, DN2)는 각각 "논리1", "논리0"에 고정된다. 제2 분주 클 록(CKD2)의 위상이 제1 분주 클록(CKD1)의 위상보다 느린 경우, 위상 비교 신호(UP2, DN2)는 각각 "논리0", "논리1"에 고정된다. 제1 분주 클록(CKD1) 및 제2 분주 클록(CKD2)의 위상이 일치하는 경우, 위상 비교 신호(UP2, DN2)는 함께 "논리0"에 고정된다. 위상 비교 회로(PC)는 제1 분주 클록 및 제2 분주 클록의 위상을 비교하기 때문에, 위상 비교의 빈도가 내려간다. 이 때문에, 위상의 조정에 따른 출력 클록(CKO)의 지터가 삭감된다. 또한, 위상 비교의 빈도가 내려감으로써, 디지털 PLL 회로(100)가 탑재되는 반도체 집적 회로의 소비 전력이 저감된다.

제2 제어 회로(122)는 제2 업다운 카운터(UDC2)를 갖고 있다. 제2 업다운 카운터(UDC2)는 제2 분주 기준 클록(CKDB2)에 동기해서, 위상 비교 신호(UP2, DN2)에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 제2 선택 신호(SEL2)로서 출력한다. 예컨대, 제2 업다운 카운터(UDC2)는 위상 비교 신호(UP2)가 "논리1"인 경우, 제2 분주 기준 클록(CKDB2)의 상승 엣지에 동기하여 업 카운트한다. 제2 업다운 카운터(UDC2)는 위상 비교 신호(DN2)가 "논리1"인 경우, 제2 분주 기준 클록(CKDB2)의 상승 엣지에 동기하여 다운 카운트한다. 제2 업다운 카운터(UDC2)는 위상 비교 신호(UP2, DN2)가 함께 "논리0"인 경우, 카운트 동작을 하지 않는다.

이에 따라, 제2 선택 회로(128)는 위상 비교기(120)의 비교 결과에 따라서, 선택하는 홀수 출력 신호(ODD)를 1단씩 전환한다. 구체적으로는, 출력 클록(CKO)의 위상이 기준 클록(CKB)의 위상보다 빠른 경우, 제2 업다운 카운터(UDC2)는 업 카운트한다. 이에 따라, 제2 선택 신호(SEL2)가 나타내는 값은 하나 커진다. 즉, 제2 선택 회로(128)는 선택하는 홀수 출력 신호(ODD)를 후단 방향으로 1단 전환한다. 출력 클록(CKO)의 위상이 기준 클록(CKB)의 위상보다 느린 경우, 제2 업다운 카운터(UDC2)는 다운 카운트한다. 이에 따라, 제2 선택 신호(SEL2)가 나타내는 값은 하나 작아진다. 즉, 제2 선택 회로(128)는 선택하는 홀수 출력 신호(ODD)를 전단 방향으로 1단 전환한다.

도 5는 제1 실시형태에 있어서의 제1 선택 회로(118) 및 제2 선택 회로(128)의 일례를 나타내고 있다.

제1 선택 회로(118)는 제1 디코더(DEC1), 논리곱 회로(ANDF)(ANDF0∼ANDFn) 및 논리합 회로(ORF)를 갖고 있다.

제1 디코더(DEC1)는 도 2에 도시한 제1 제어 회로(112)로부터 출력되는 제1 선택 신호(SEL1)를 디코드하여 n 비트의 디코드 신호(FD)(FD0∼FDn)를 출력한다. 예컨대, 디코드 신호(FD)에 있어서, 제1 선택 신호(SEL1)가 나타내는 값에 대응하는 비트는 "논리1"에 고정된다. 디코드 신호(FD)에 있어서, 제1 선택 신호(SEL1)가 나타내는 값에 대응하는 비트 이외의 비트는 "논리0"에 고정된다.

각 논리곱 회로(ANDF)는 디코드 신호(FD) 및 홀수 출력 신호(ODD)가 대응하는 비트마다 논리곱하여 연산 결과를 출력한다. 논리합 회로(ORF)는 논리곱 회로(ANDF)로부터 각각 출력되는 논리곱 결과를 논리합하여, 연산 결과를 귀환 신호(RT)로서 출력한다. 이에 따라, 제1 선택 회로(118)는 제1 선택 신호(SEL1)에 따라서 선택하는 홀수 출력 신호(ODD)를 전환한다. 이 때문에, 링 오실레이터(114)에 있어서의 귀환 루프에 포함되는 버퍼(BUF)의 단수가 제1 선택 신호(SEL1)에 따라서 제어된다. 즉, 귀환 신호(RT)의 주파수는 주파수 비교기(110)의 비교 결과에 따라 서 조정된다.

제2 선택 회로(128)는 제2 디코더(DEC2), 논리곱 회로(ANDP)(ANDP0∼ANDPn) 및 논리합 회로(ORP)를 갖고 있다.

제2 디코더(DEC2)는 제2 제어 회로(122)로부터 출력되는 제2 선택 신호(SEL2)를 디코드하여 n 비트의 디코드 신호(PD)(PD0∼PDn)를 출력한다. 예컨대, 디코드 신호(PD)에 있어서, 제2 선택 신호(SEL2)가 나타내는 값에 대응하는 비트는 "논리1"에 고정된다. 디코드 신호(PD)에 있어서, 제2 선택 신호(SEL2)가 나타내는 값에 대응하는 비트 이외의 비트는 "논리0"에 고정된다.

각 논리곱 회로(ANDP)는 디코드 신호(PD) 및 홀수 출력 신호(ODD)의 대응하는 비트마다 논리곱하여 연산 결과를 출력한다. 논리합 회로(ORP)는 논리곱 회로(ANDP)로부터 각각 출력되는 논리곱 결과를 논리합하여, 연산 결과를 출력 클록(CKO)으로서 출력한다. 이에 따라, 제2 선택 회로(128)는 제2 선택 신호(SEL2)에 따라서 선택하는 홀수 출력 신호(ODD)를 전환한다. 이 때문에, 제1 선택 회로(118)의 출력으로부터 제2 선택 회로(128)의 입력까지의 경로에 포함되는 버퍼(BUF)의 단수가 제2 선택 신호(SEL2)에 따라서 제어된다. 즉, 출력 클록(CKO)의 위상은 위상 비교기(120)의 비교 결과에 따라서 조정된다. 또한, 링 오실레이터(114)에 있어서의 귀환 루프에 포함되지 않는 버퍼(BUF)도 출력 클록(CKO)의 위상의 조정에 이용되기 때문에, 지연 회로(116)에 있어서의 버퍼(BUF)를 유효하게 이용할 수 있다.

이상의 구성에 의해, 지연 회로(116)는 출력 클록(CKO)의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용되기 때문에, 디지털 PLL 회로(100)의 회로 규모 가 저감된다.

여기서, 제1 실시형태의 동작에 관해서, 구체예를 이용하여 설명한다.

예컨대, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수는 각각 100 MHz(주기 : 10 ns), 50 MHz(주기 : 20 ns)으로 한다. 제1 기준 분주기(150)의 분주비는 1/16으로 한다. 즉, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수가 비교되는 주기는 160 ns로 한다. 제2 기준 분주기(152), 제1 분주기(DV1) 및 제2 분주기(DV2)의 분주비는 함께 1/16으로 한다. 즉, 기준 클록(CKB) 및 출력 클록(CKO)의 위상이 비교되는 주기는 160 ns로 한다. 버퍼(BUF)의 1단 당 지연 시간은 0.1 ns로 한다. 제1 선택 회로(118)는 x번째의 홀수 출력 신호(ODDx)를 선택하고 있는 것으로 한다. 제2 선택 회로(128)는 y번째의 홀수 출력 신호(ODDy)를 선택하고 있는 것으로 한다.

우선, 출력 클록(CKO)의 주파수를 기준 클록(CKB)의 주파수에 일치시키기 위해서, 출력 클록(CKO)의 주파수 조정이 실시된다.

주파수 비교기(110)에 있어서, 제1 카운터(C1) 및 제2 카운터(C2)는 리셋 신호(RST)에 응답하여 전체 비트가 "0"으로 리셋된다. 이 후, 제1 카운터(C1)는 재차 리셋될 때까지, 기준 클록(CKB)을 16회 카운트 동작한다. 이 때문에, 제1 카운터값은 "16"까지 카운트된다. 또한, 제2 카운터(C2)는 재차 리셋될 때까지, 출력 클록(CKO)을 8회 카운트 동작한다. 제2 카운터값은 "8"까지 카운트된다. 이 때, 대소 비교기(MC)는 제1 카운터값이 제2 카운터값보다 크다고 판정하고, 주파수 출력 신호(UP1, DN1)를 각각 "논리0", "논리1"에 고정한다. 또한, 제1 및 제2 카운터값이 일치하지 않기 때문에, 주파수 일치 신호(MATCH)는 "논리0"에 고정된다.

제1 업다운 카운터(UDC1)는 주파수 비교 신호(DN1)가 "논리1"이기 때문에, 제1 분주 기준 클록(CKDB1)의 상승 엣지에 동기하여 다운 카운트한다. 이 때문에, 제1 업다운 카운터(UDC1)의 카운터값은 x에서 x-1로 변경된다. 즉, 제1 선택 신호(SEL1)가 나타내는 값은 x에서 x-1로 변경된다.

제1 선택 회로(118)는 선택하는 홀수 출력 신호(ODD)를 홀수 출력 신호(ODDx0에서 홀수 출력 신호(ODDx-1)로 전환한다. 이에 따라, 출력 클록(CKO)의 주기는 19.8 ns로 작아진다. 즉, 출력 클록(CKO)의 주파수는 약 50.51 MHz로 높아진다.

기준 클록(CKB) 및 출력 클록(CKO)의 주기차(주파수차)는 10 ns이기 때문에, 이상의 주파수 조정이 50회 실시됨으로써, 제1 및 제2 카운터값은 일치한다. 이 때문에, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수에 일치한다. 즉, 출력 클록(CKO)의 주파수는 로크된다. 이 때, 주파수 일치 신호(MATCH)는 "논리1"에 고정된다.

출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치한 후에, 출력 클록(CKO)의 위상을 기준 클록(CKB)의 위상에 일치시키기 위해서, 출력 클록(CKO)의 위상 조정이 실시된다. 한편, 여기서는, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치했을 때에, 출력 클록(CKO)의 위상은 기준 클록(CKB)의 위상보다 늦는 것으로 한다.

위상 비교기(120)에 있어서, 위상 비교 회로(PC)는 제2 분주 클록(CKD2)의 위상이 제1 분주 클록(CKD1)의 위상보다 늦다고 판정하여, 위상 비교 신호(UP2, DN2)를 각각 "논리0", "논리1"에 고정한다.

제2 업다운 카운터(UDC2)는 위상 비교 신호(DN2)가 "논리1"이기 때문에, 제2 분주 기준 클록(CKDB2)의 상승 엣지에 동기하여 다운 카운트한다. 이 때문에, 제2 업다운 카운터(UDC2)의 카운터값은 y에서 y-1로 변경된다. 즉, 제2 선택 신호(SEL2)가 나타내는 값은 y에서 y-1로 변경된다.

제2 선택 회로(128)는 선택하는 홀수 출력 신호(ODD)를 홀수 출력 신호(ODDy)에서 홀수 출력 신호(ODDy-1)로 전환한다. 이에 따라, 출력 클록(CKO)의 위상은 0.1 ns 빠르게 된다. 출력 클록(CKO)의 위상이 0.1 ns 진행함으로써, 기준 클록(CKB) 및 출력 클록(CKO)의 위상차는 0.1 ns 작아진다.

기준 클록(CKB)의 주파수는 100 MHz이기 때문에, 기준 클록(CKB) 및 출력 클록(CKO)의 위상차는 최고라도 10 ns(1 주기)이다. 이 때문에, 이상의 위상 조정이 최고라도 100회 실시됨으로써, 출력 클록(CKO)의 위상은 기준 클록(CKB)의 위상에 일치한다.

한편, 주파수 조정은 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치한 후(위상 조정 중을 포함)에도 계속해서 실시된다. 이 때문에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 대하여 틀어진 경우, 전술한 바와 같은 출력 클록(CKO)의 주파수 조정이 재차 실시된다. 이 때, 주파수 일치 신호(MATCH)는 "논리1"에서 주파수의 불일치를 나타내는 "논리0"으로 변화된다. 또한, 위상 조정은 출력 클록(CKO)의 위상이 기준 클록(CKB)의 위상에 일치한 후에도 계속해서 실시된다. 이 때문에, 출력 클록(CKO)의 위상이 기준 클록(CKB)의 위상에 대하여 틀어진 경우, 전술한 바와 같은 출력 클록(CKO)의 위상 조정이 재차 실시된다.

이상, 제1 실시형태에서는 다음의 효과를 얻을 수 있다.

링 오실레이터(114)는 귀환 루프를 구성하는 버퍼(BUF)의 접속 단수를 조정함으로써, 출력 클록(CKO)의 주파수를 변경하는 가변 발진기로서 기능한다. 또한, 지연 회로(116)는 출력 클록(CKO)의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용된다. 이 때문에, 회로 규모를 저감할 수 있다.

출력 클록(CKO)의 위상은 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치한 후에 조정된다. 출력 클록(CKO)의 주파수 및 위상은 각각 독립적으로 조정되기 때문에, 한 쪽의 조정이 다른 쪽의 조정에 영향을 주는 일은 없다. 이 때문에, 출력 클록(CKO)의 주파수 및 위상을 각각 안정적으로 조정할 수 있다. 이 결과, 출력 클록(CKO)의 주파수 및 위상을 각각 기준 클록(CKB)의 주파수 및 위상에 단시간에 용이하게 일치시킬 수 있다.

출력 클록(CKO)의 주파수는 발진 가능한 주파수 중 최저 주파수로 미리 설정되기 때문에, 주파수 조정하기 전의 출력 클록(CKO)의 주기를 크게 할 수 있다. 또한, 주파수 조정에 의해 변경되는 버퍼(BUF)의 접속 단수만큼의 지연 시간이 주파수 조정 전의 출력 클록(CKO)의 반주기보다 큰 경우, 제1 선택 회로(118)가 선택하는 홀수 출력 신호(ODD)를 전환했을 때에, 출력 클록(CKO)에 글리치가 발생하기 쉽다. 이 때문에, 주파수 조정하기 전의 출력 클록(CKO)의 주기를 크게 함으로써, 주파수의 조정에 따라 출력 클록(CKO)에 글리치가 발생할 가능성을 낮게 할 수 있다.

위상 비교기(120)는 제1 분주 클록(CKD1) 및 제2 분주 클록(CKD2)의 위상을 비교하기 때문에, 위상 비교의 빈도를 낮출 수 있다. 이 때문에, 위상의 조정에 따라 발생하는 출력 클록(CKO)의 지터를 삭감할 수 있다. 또한, 위상 비교의 빈도가 내려감으로써, 디지털 PLL 회로(100)가 탑재된 반도체 집적 회로의 소비 전력을 저감할 수 있다.

도 6은 본 발명의 디지털 PLL 회로의 제2 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(200)는 제1 실시형태의 주파수 비교기(110) 및 제1 제어 회로(112) 대신에, 주파수 비교기(210) 및 제1 제어 회로(212)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

주파수 비교기(210)는 기준 클록(CKB) 및 기준 클록(CKB)에 따라서 제2 선택 회로(128)로부터 출력되는 출력 클록(CKO)의 주파수를 제1 분주 기준 클록(CKDB1)에 동기해서 비교하여 비교 결과를 나타내는 복수 비트의 주파수 비교 신호(DIFF)를 출력한다. 주파수 비교기(210)는 기준 클록(CKB) 및 출력 클록(CKO)의 주파수차가 소정의 범위 내에 있을 때 양 클록의 주파수가 일치한다고 판정하여 주파수 일치 신호(MATCH)를 출력한다.

제1 제어 회로(212)는 주파수 비교 신호(DIFF)에 따라서, 제1 분주 기준 클록(CKDB1)에 동기하여 복수 비트의 제1 선택 신호(SEL1)를 출력한다.

도 7은 제2 실시형태에 있어서의 주파수 비교기(210) 및 제1 제어 회로(212) 의 상세한 것을 나타내고 있다.

주파수 비교기(210)는 제1 실시형태의 대소 비교기(MC) 대신에, 제2 감산기(S2)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

제2 감산기(S2)는 제1 및 제2 카운터값의 차를 구하여, 구한 값을 주파수 비교 신호(DIFF)로서 출력한다.

제2 감산기(S2)는 제1 및 제2 카운터값이 일치할 때에 주파수 일치 신호(MATCH)를 출력한다. 주파수 일치 신호(MATCH)는 주파수 비교 신호(DIFF)의 전체 비트의 논리합의 부정 신호를, 예컨대 제1 분주 기준 클록(CKDB1)의 상승 엣지에 동기시킴으로써 생성된다. 제1 실시형태와 마찬가지로, 주파수 일치 신호(MATCH)는 제1 및 제2 카운터값이 일치하는 경우, "논리1"에 고정된다. 주파수 일치 신호(MATCH)는 제1 및 제2 카운터값이 일치하지 않는 경우, "논리0"에 고정된다.

제1 제어 회로(212)는 제2 가산기(A2), 레지스터(REG)(기억 회로)를 갖고 있다.

제2 가산기(A2)는 주파수 비교 신호(DIFF) 및 제1 선택 신호(SEL1)를 수신해서, 주파수 비교 신호(DIFF)가 나타내는 값을 제1 선택 신호(SEL1)가 나타내는 값에 가산하여 가산 결과를 갱신값 신호(RN)로서 출력한다.

레지스터(REG)는 제1 분주 기준 클록(CKDB1)에 동기해서, 갱신값 신호(RN)를 수신하여 수신한 값을 제1 선택 신호(SEL1)로서 출력한다. 이에 따라, 도 5에 도시한 제1 선택 회로(118)는 주파수 비교기(210)의 비교 결과에 따라서, 선택하는 홀수 출력 신호(ODD)가 한번에 여러 단 전환된다.

또한, 레지스터(REG)는 주파수 비교기(210)가 기준 클록(CKB) 및 출력 클록(CKO)의 주파수 비교를 시작하기 전에, 최종 단의 버퍼(BUFn)에 대응하는 값으로 설정되어, 버퍼(BUFn)를 나타내는 제1 선택 신호(SEL1)를 미리 출력한다. 즉, 제1 선택 회로(118)는 홀수 출력 신호(ODDn)를 미리 선택한다. 이 때문에, 출력 클록(CKO)의 주파수는 발진 가능한 주파수 중 최저 주파수로 미리 설정된다.

여기서, 제2 실시형태의 동작에 관해서, 구체적인 예를 이용하여 간단히 설명한다.

예컨대, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수는 각각 100 MHz(주기 : 10 ns), 50 MHz(주기 : 20 ns)으로 한다. 제1 기준 분주기(150)의 분주비는 1/16으로 한다. 즉, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수가 비교되는 주기는 160 ns로 한다. 버퍼(BUF)의 1단 당 지연 시간은 0.1 ns로 한다. 제1 선택 회로(118)는 x번째의 홀수 출력 신호(ODDx)를 선택하고 있는 것으로 한다.

제1 실시형태와 마찬가지로, 주파수 비교기(210)에 있어서, 제1 카운터(C1) 및 제2 카운터(C2)는 리셋 신호(RST)에 응답하여 전체 비트가 "0"으로 리셋된다. 이 후, 제1 카운터(C1)는 재차 리셋될 때까지, 기준 클록(CKB)을 16회 카운트 동작한다. 이 때문에, 제1 카운터값은 "16"까지 카운트된다. 또한, 제2 카운터(C2)는 재차 리셋될 때까지, 출력 클록(CKO)을 8회 카운트 동작한다. 이 때문에, 제2 카운터값은 "8"까지 카운트된다. 이 때, 제2 감산기(S2)는 제2 카운터값에서 제1 카운 터값을 감산하여, 감산 결과(-8)에 대응하는 주파수 비교 신호(DIFF)를 출력한다. 또한, 제1 및 제2 카운터값이 일치하지 않기 때문에, 주파수 일치 신호(MATCH)는 "논리0"에 고정된다.

제1 제어 회로(212)에 있어서, 제2 가산기(A2)는 주파수 비교 신호(DIFF)가 나타내는 값(-8)을 제1 선택 신호(SEL1)가 나타내는 값(x)에 가산하여, 가산 결과(x-8)에 대응하는 갱신값 신호(RN)를 출력한다. 레지스터(REG)는 제1 분주 기준 클록(CKDB1)에 동기하여 갱신값 신호(RN)를 수신한다. 즉, 제1 선택 신호(SEL1)가 나타내는 값은 x에서 x-8로 변경된다.

제1 선택 회로(118)는 선택하는 홀수 출력 신호(ODD)를 홀수 출력 신호(ODDx)에서 홀수 출력 신호(ODDx-8)로 전환한다. 이에 따라, 출력 클록(CKO)의 주기는 18.4 ns로 작아진다. 즉, 출력 클록(CKO)의 주파수는 약 54.35 MHz로 높아진다.

이상의 주파수 조정이 반복 실시됨으로써, 제1 및 제2 카운터값이 일치한다. 이 때문에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치한다. 즉, 출력 클록(CKO)의 주파수는 로크된다. 이 때, 주파수 일치 신호(MATCH)는 "논리1"에 고정된다.

출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 일치한 후에, 출력 클록(CKO)의 위상을 기준 클록(CKB)의 위상에 일치시키는 위해서, 제1 실시형태와 마찬가지로 출력 클록(CKO)의 위상 조정이 실시된다.

한편, 제1 실시형태와 마찬가지로, 주파수 조정은 출력 클록(CKO)의 주파수 가 기준 클록(CKB)의 주파수에 일치한 후(위상 조정 중을 포함)에도 계속해서 실시된다. 이 때문에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수에 대하여 틀어진 경우, 전술한 바와 같은 출력 클록(CKO)의 주파수 조정이 재차 실시된다. 이 때, 주파수 일치 신호(MTACH)는 "논리1"에서 "논리0"으로 변화된다.

이상, 제2 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 레지스터(REG)의 값은 레지스터(REG)의 값에 제1 및 제2 카운터값의 차를 가산한 값으로 갱신되기 때문에, 제1 선택 회로(118)가 선택하는 홀수 출력 신호(ODD)를 1단씩이 아니라, 한번에 여러 단 변경할 수 있다. 이 결과, 출력 클록(CKO)의 주파수를 기준 클록(CKB)의 주파수에 의해 단시간에 일치시킬 수 있다.

도 8은 본 발명의 디지털 PLL 회로의 제3 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(300)는 제1 실시형태의 제1 기준 분주기(150) 대신에, 가변 분주기(350)(제1 기준 분주기)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

가변 분주기(350)는 제1 실시형태의 제1 기준 분주기(150)와 마찬가지로, 기준 클록(CKB)을 소정의 분주비로 분주하여 제1 분주 기준 클록(CKDB1)으로서 출력한다. 또한, 가변 분주기(350)는 주파수 일치 신호(MATCH)(하이 레벨)의 수신마다 제1 분주 기준 클록(CKDB1)의 주기를 순차로 크게 한다. 예컨대, 가변 분주기(350)는 주파수 일치 신호(MATCH)의 상승 엣지에 각각 동기해서, 분주비를 1/4, 1/8, 1/16, …로 순차로 변경한다.

출력 클록(CKO)의 주파수 조정의 초기 단계에서는, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수차는 크기 때문에, 주파수 비교기(110)에 있어서의 제1 및 제2 카운터값의 불일치는 단시간(적은 클록수)에 검출 가능하다. 한편, 주파수 조정에 의해, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수차가 작아지면, 제1 및 제2 카운터값의 불일치를 검출하기 위해서는 장시간(많은 클록수) 걸린다. 이 때문에, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수를 비교하는 기간(카운트 기간)을 단기간에서 장기간으로 순차로 변경함으로써, 주파수 비교의 정밀도를 단계적으로 향상시킨다. 주파수 비교의 정밀도를 초기 단계에 낮게 해 둠으로써, 제1 실시형태와 같이 주파수 비교의 정밀도를 변경하지 않는 경우에 비하여, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수에 단시간에 일치한다.

이상, 제3 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 기준 클록(CKB) 및 출력 클록(CKO)의 주파수를 비교하는 기간을 단기간에서 장기간으로 순차로 변경함으로써, 주파수 비교의 정밀도를 단계적으로 향상시킬 수 있다. 이 때문에, 출력 클록(CKO)의 주파수를 기준 클록(CKB)의 주파수에 단시간에 일치시킬 수 있다.

도 9는 본 발명의 디지털 PLL 회로의 제4 실시형태를 나타내고 있다. 제1, 제2 및 제3 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(400)는 제2 실시형태의 제1 기준 분주기(150) 대신에, 가변 분주기(350)(제1 기준 분주기)를 갖고 있다. 그 밖의 구성은 제2 실시형태와 동일하다.

이상, 제4 실시형태에서도, 제1, 제2 및 제3 실시형태와 동일한 효과를 얻을 수 있다.

도 10은 본 발명의 디지털 PLL 회로의 제5 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(500)는 제1 실시형태에 인버터(INVP), 제3 제어 회로(532) 및 제3 선택 회로(538)를 추가하여 구성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

제3 제어 회로(532)는 제2 선택 신호(SEL2)가 나타내는 제2 업다운 카운터(UDC2)(도 4)의 카운터값이 카운트 동작에 의해 최대값에서 최소값으로 변화되었을 때 및 최소값에서 최대값으로 변화되었을 때에 논리 레벨이 반전하는 제3 선택 신호(SEL3)를 출력한다. 예컨대, 제2 업다운 카운터(UDC2)의 카운터값의 최대값 및 최소값은 각각 "n", "0"이다. 예컨대, 제3 선택 신호(SEL3)는 미리 "논리0"에 고정된다.

제3 선택 회로(538)는 제3 선택 신호(SEL3)의 천이 엣지(상승 엣지 및 하강 엣지)에 응답하여, 반전 출력 클록(/CKBO) 및 기준 출력 클록(CKBO)을 교대로 출력 클록(CKO)으로서 출력한다. 반전 출력 클록(/CKBO)은 제2 선택 회로(128)로부터 출력되는 기준 출력 클록(CKBO)이 인버터(INVP)에 의해 반전되어 생성된다. 예컨대, 제3 선택 회로(538)는 제3 선택 신호(SEL3)가 "논리1"인 경우, 기준 출력 클록(CKBO)을 출력 클록(CKO)으로서 출력한다. 제3 선택 회로(538)는 제3 선택 신호(SEL3)가 "논리0"인 경우, 반전 출력 클록(/CKBO)을 출력 클록(CKO)으로서 출력한다. 이에 따라, 출력 클록(CKO)의 위상은 제3 선택 신호(SEL3)의 천이 엣지에 동기하여 반전한다.

제5 실시형태에서는, 제2 업다운 카운터(UDC2)의 카운터값이 최대값에서 최소값으로 변화되었을 때에 출력 클록(CKO)의 위상을 반전시킴으로써, 출력 클록(CKO)의 위상을 제2 업다운 카운터(UDC2)의 카운터값의 최대값에 대응하는 위상보다 늦게 할 수 있다. 또한, 제2 업다운 카운터(UDC2)의 카운터값이 최소값에서 최대값으로 변화되었을 때에 출력 클록(CKO)의 위상을 반전시킴으로써, 출력 클록(CKO)의 위상을 제2 업다운 카운터(UDC2)의 카운터값의 최소값에 대응하는 위상보다 더욱 빠르게 된다.

이상, 제5 실시형태에서는, 제1의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 제3 선택 신호(SEL3)의 천이 엣지에 응답하여, 출력 클록(CKO)의 위상이 반전함으로써, 출력 클록(CKO)의 위상을 보다 넓은 범위에서 조정할 수 있다.

도 11은 본 발명의 디지털 PLL 회로의 제6 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(600)는 제1 실시형태의 주파수 비교기(110) 및 제2 제어 회로(122) 대신에, 주파수 비교기(610) 및 제2 제어 회로(622)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

도 12는 제6 실시형태에 있어서의 주파수 비교기(610)의 상세한 것을 나타내고 있다.

주파수 비교기(610)는 제1 실시형태의 주파수 비교기(110)에 제1 가산기(A1)를 추가하여 구성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

제1 가산기(A1)는 제2 카운터(C2)의 제2 카운터값에 소정의 값(예컨대, "1")을 가산하여, 가산 결과를 복수 비트의 가산값 신호(ADD)로서 출력한다.

대소 비교기(MC)는 제2 카운터값을 나타내는 제2 카운터값 신호(CNT2) 대신에, 가산값 신호(ADD)를 수신한다. 이에 따라, 대소 비교기(MC)가 제1 및 제2 카운터값이 일치한다고 판정했을 때에, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수보다 낮다. 따라서, 출력 클록(CKO)의 주파수가 로크되었을 때에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높아지는 일은 없다. 이 때문에, 기준 클록(CKB)의 주기가 버퍼(BUF)의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수를 끼고서 진동하는 것이 방지된다. 이 결과, 주파수의 조정에 따른 출력 클록(CKO)의 지터가 삭감된다.

도 13은 제6 실시형태에 있어서의 위상 비교기(120) 및 제2 제어 회로(622)의 상세한 것을 나타내고 있다.

제2 제어 회로(622)는 제1 실시형태의 제2 업다운 카운터(UDC2) 대신에, 다운 카운터(DC)를 갖고 있다. 그 밖의 구성은 제1의 실시형태와 동일하다.

다운 카운터(DC)는 제2 분주 기준 클록(CKDB2)에 동기해서, 위상 비교 신호(DN2)에 따라서 다운 카운트하여 카운트한 값을 제2 선택 신호(SEL2)로서 출력한다. 예컨대, 다운 카운터(DC)는 위상 비교 신호(DN2)가 "논리1"인 경우, 제2 분주 기준 클록(CKDB2)의 상승 엣지에 동기하여 다운 카운트한다. 다운 카운터(DC)는 위상 비교 신호(DN2)가 "논리0"인 경우, 카운트 동작을 하지 않는다. 이에 따라, 제2 선택 회로(128)는 위상 비교기(120)의 비교 결과에 따라서, 선택하는 홀수 출력 신호(ODD)를 1단씩 전단 측으로 전환한다.

다운 카운터(DC)는 위상 비교기(120)가 기준 클록(CKB) 및 출력 클록(CKO)의 위상 비교를 시작하기 전에(예컨대, 주파수 일치 신호(MATCH)가 "논리0"인 경우), 최종 단의 버퍼(BUFn)에 대응하는 값으로 설정되어, 버퍼(BUFn)를 나타내는 제2 선택 신호(SEL2)를 미리 출력한다. 즉, 제2 선택 회로(128)는 홀수 출력 신호(ODDn)를 미리 선택한다. 이 때문에, 출력 클록(CKO)의 위상은 조정 가능한 위상 중 가장 느린 위상으로 미리 설정된다.

이상의 구성의 디지털 PLL 회로(600)에서는, 출력 클록(CKO)의 주파수가 로크되었을 때, 출력 클록(CKO)의 주기는 기준 클록(CKB)의 주기보다 반드시 크다. 즉, 출력 클록(CKO)의 주파수가 로크된 시점에서, 출력 클록(CKO)의 위상은 클록 주기마다 서서히 늦어진다. 이 때문에, 출력 클록(CKO)의 위상이 기준 클록(CKB)의 위상에 한번 일치한 후에, 출력 클록(CKO)의 위상은 기준 클록(CKB)의 위상으로부터 반드시 지연 방향으로 틀어진다. 이 결과, 출력 클록(CKO)의 위상을 진행시키는 조정만으로, 출력 클록(CKO)의 위상을 기준 클록(CKB)의 위상에 일치시킬 수 있다. 따라서, 제1 실시형태의 제2 업다운 카운터(UDC2)(도 4)에 비하여 소규모의 다운 카운터(DC)를 이용하여, 출력 클록(CKO)의 위상을 조정할 수 있다.

이상, 제6 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 더욱이, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높은 상태로 주파수의 일치를 검출함으로써, 주파수 조정에 따라 발생하는 출력 클록(CKO)의 지터를 삭감할 수 있다. 또한, 출력 클록(CKO)의 주파수가 로크되었을 때, 출력 클록(CKO)의 주기는 기준 클록(CKB)의 주기보다 반드시 크기 때문에, 출력 클록(CKO)의 위상을 진행시키는 조정만으로, 출력 클록(CKO)의 위상을 기준 클록(CKB)의 위상에 일치시킬 수 있다. 이 때문에, 출력 클록(CKO)의 위상은 보다 소규모의 다운 카운터(DC)를 이용하여 조정할 수 있다. 이 결과, 회로 규모를 저감할 수 있다.

도 14는 본 발명의 디지털 PLL 회로의 제7 실시형태를 나타내고 있다. 제1 및 제6 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(700)는 제1 실시형태의 주파수 비교기(110) 및 제2 제어 회로(122) 대신에, 주파수 비교기(710) 및 제6 실시형태의 제2 제어 회로(622)를 갖고 있다. 그 밖의 구성은 제1의 실시형태와 동일하다.

도 15는 제7 실시형태에 있어서의 주파수 비교기(710)의 상세한 것을 나타내고 있다.

주파수 비교기(710)는 제1 실시형태의 주파수 비교기(110)에 제1 감산기(S1)를 추가하여 구성되어 있다. 그 밖의 구성은 제1의 실시형태와 동일하다.

제1 감산기(S1)는 제1 카운터(C1)의 제1 카운터값으로부터 소정의 값(예컨대, "1")을 감산하여, 감산 결과를 복수 비트의 감산값 신호(SUB)로서 출력한다.

대소 비교기(MC)는 제1 카운터값을 나타내는 제1 카운터값 신호(CNT1) 대신에, 감산값 신호(SUB)를 수신한다. 이에 따라, 제6 실시형태와 마찬가지로, 대소 비교기(MC)가, 제1 및 제2 카운터값이 일치한다고 판정했을 때에, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수보다 낮다. 따라서, 출력 클록(CKO)의 주파수가 로크되었을 때에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높아지는 일은 없다. 이 때문에, 기준 클록(CKB)의 주기가 버퍼(BUF)의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수를 끼고서 진동하는 것이 방지된다. 이 결과, 주파수의 조정에 따른 출력 클록(CKO)의 지터가 삭감된다.

이상, 제7 실시형태에서도, 제1 및 제6 실시형태와 동일한 효과를 얻을 수 있다.

도 16은 본 발명의 디지털 PLL 회로의 제8 실시형태를 나타내고 있다. 제1, 제2 및 제6 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(800)는 제2 실시형태의 주파수 비교기(210) 및 제2 제어 회로(122) 대신에, 주파수 비교기(810) 및 제6 실시형태의 제2 제어 회로(622)를 갖고 있다. 그 밖의 구성은 제2 실시형태와 동일하다.

도 17은 제8 실시형태에 있어서의 주파수 비교기(810)의 상세한 것을 나타내 고 있다.

주파수 비교기(810)는 제2 실시형태의 주파수 비교기(210)에 제1 가산기(A1)를 추가하여 구성되어 있다. 그 밖의 구성은 제2 실시형태와 동일하다.

제1 가산기(A1)는 제2 카운터(C2)의 제2 카운터값에 소정의 값(예컨대, "1")을 가산하여 가산 결과를 복수 비트의 가산값 신호(ADD)로서 출력한다.

제2 감산기(S2)는 제2 카운터값을 나타내는 제2 카운터값 신호(CNT2) 대신에, 가산값 신호(ADD)를 수신한다. 이에 따라, 제2 감산기(S2)가, 제1 및 제2 카운터값이 일치한다고 판정했을 때에, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수보다 낮다. 따라서, 출력 클록(CKO)의 주파수가 로크되었을 때에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높아지는 일은 없다. 이 때문에, 기준 클록(CKB)의 주기가 버퍼(BUF)의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수를 끼고서 진동하는 것이 방지된다. 이 결과, 주파수의 조정에 따른 출력 클록(CKO)의 지터가 삭감된다.

이상, 제8 실시형태에서도, 제1, 제2 및 제6 실시형태와 동일한 효과를 얻을 수 있다.

도 18은 본 발명의 디지털 PLL 회로의 제9 실시형태를 나타내고 있다. 제1, 제2 및 제6 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(900)는 제2 실시형태의 주파수 비교기(210) 및 제2 제어 회 로(122) 대신에, 주파수 비교기(910) 및 제6 실시형태의 제2 제어 회로(622)를 갖고 있다. 그 밖의 구성은 제2 실시형태와 동일하다.

도 19는 제9 실시형태에 있어서의 주파수 비교기(910)의 상세한 것을 나타내고 있다. 주파수 비교기(910)는 제2 실시형태의 주파수 비교기(210)에 제1 감산기(S1)를 추가하여 구성되어 있다. 그 밖의 구성은 제2 실시형태와 동일하다.

제1 감산기(S1)는 제1 카운터(C1)의 제1 카운터값으로부터 소정의 값(예컨대, "1")를 감산하여, 감산 결과를 복수 비트의 감산값 신호(SUB)로서 출력한다.

제2 감산기(S2)는 제1 카운터값을 나타내는 제1 카운터값 신호(CNT1) 대신에, 감산값 신호(SUB)를 수신한다. 이에 따라, 제8 실시형태와 마찬가지로, 제2 감산기(S2)가, 제1 및 제2 카운터값이 일치한다고 판정했을 때에, 출력 클록(CKO)의 주파수는 기준 클록(CKB)의 주파수보다 낮다. 따라서, 출력 클록(CKO)의 주파수가 로크되었을 때에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수보다 높아지는 것은 없다. 이 때문에, 기준 클록(CKB)의 주기가 버퍼(BUF)의 1단 당 지연 시간으로 딱 나누어 떨어지지 않는 경우에, 출력 클록(CKO)의 주파수가 기준 클록(CKB)의 주파수를 끼고서 진동하는 것이 방지된다. 이 결과, 주파수의 조정에 따른 출력 클록의 지터가 삭감된다.

이상, 제9 실시형태에서도, 제1, 제2 및 제6 실시형태와 동일한 효과를 얻을 수 있다.

도 20은 본 발명의 디지털 PLL 회로의 제10 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(A00)는 제1의 실시형태에 제1 천이 검출기(A60), 제2 천이 검출기(A62), 제1 금지 회로(A70) 및 제2 금지 회로(A72)를 추가하여 구성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

제1 천이 검출기(A60)는 제1 선택 신호(SEL1)의 천이 중에 제1 천이 신호(TR1)를 출력한다. 예컨대, 제1 천이 신호(TR1)는 주파수 조정에 의한 제1 선택 신호(SEL1)의 각 비트의 천이 엣지를 검출하여, 제1 선택 신호(SEL1)가 천이하고 있는 기간에, "논리1"로 고정된다. 제1 천이 신호(TR1)는 제1 선택 신호(SEL1)가 확정되어 있는 기간에, "논리0"으로 고정된다.

제2 천이 검출기(A62)는 제2 선택 신호(SEL2)의 천이 중에 제2 천이 신호(TR2)를 출력한다. 예컨대, 제2 천이 신호(TR2)는 위상 조정에 의한 제2 선택 신호(SEL2)의 각 비트의 천이 엣지를 검출하여, 제2 선택 신호(SEL2)가 천이하고 있는 기간에, "논리1"로 고정된다. 제2 천이 신호(TR2)는 제2 선택 신호(SEL2)가 확정되고 있는 기간에, "논리0"으로 고정된다.

제1 금지 회로(A70)는 제1 선택 회로(118)의 출력과 지연 회로(116)의 입력 사이에 배치되어, 제1 천이 신호(TR1)의 출력 중(제1 천이 신호(TR1)가 "논리1"인 기간)에 제1 선택 회로(118)로부터 출력되는 기준 귀환 신호(RTB)가 지연 회로(116)에 전파되는 것을 금지한다. 예컨대, 제1 금지 회로(A70)는 제1 천이 신호(TR1)의 상승 엣지에 동기하여 기준 귀환 신호(RTB)를 래치하여, 귀환 신호(RT)를 출력하는 스루 래치이다. 구체적으로는 제1 금지 회로(A70)는 제1 천이 신호(TR1) 가 "논리0"인 기간에, 기준 귀환 신호(RTB)를 귀환 신호(RT)로서 출력한다. 제1 금지 회로(A70)는 제1 천이 신호가 "논리1"인 기간에, 제1 천이 신호(TR1)의 상승 엣지에 동기하여 래치한 기준 귀환 신호(RTB)의 논리 레벨을 귀환 신호(RT)로서 출력을 계속한다. 이에 따라, 제1 선택 신호(SEL1)의 천이에 의해 기준 귀환 신호(RTB)에 장해 등이 발생하더라도, 귀환 신호(RT)에는 전파되지 않는다. 이 결과, 출력 클록(CKO)에 장해 등이 발생하는 것이 방지된다.

제2 금지 회로(A72)는 제2 선택 회로(128)의 출력과 주파수 비교기(110) 및 위상 비교기(120)의 입력 사이에 배치되어, 제2 천이 신호(TR2)의 출력 중(제2 천이 신호(TR2)가 "논리1"인 기간)에 선택 회로(128로)부터 출력되는 기준 출력 클록(CKBO)이 주파수 비교기(110) 및 위상 비교기(120)에 전파되는 것을 금지한다. 예컨대, 제2 금지 회로(A72)는 제2 천이 신호(TR2)의 상승 엣지에 동기하여 기준 출력 클록(CKBO)을 래치하여, 출력 클록(CKO)을 출력하는 스루 래치이다. 구체적으로는, 제2 금지 회로(A72)는 제2 천이 신호(TR2)가 "논리0"인 기간에, 기준 출력 클록(CKBO)을 출력 클록(CKO)으로서 출력한다. 제2 금지 회로(A72)는 제2 천이 신호가 "논리1"인 기간에, 제2 천이 신호(TR2)의 상승 엣지에 동기하여 래치한 기준 출력 클록(CKBO)의 논리 레벨을 출력 클록(CKO)으로서 계속해서 출력한다. 이에 따라, 제2 선택 신호(SEL2)의 천이에 의해 기준 출력 클록(CKBO)에 장해 등이 발생하더라도, 출력 클록(CKO)에는 전파되지 않는다. 이 결과, 출력 클록(CKO)에 장해 등이 발생하는 것이 방지된다.

이상, 제10 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 더욱이, 제1 금지 회로(A70)는 제1 선택 신호(SEL1)의 천이 중에 제1 선택 회로(118)의 출력이 지연 회로(116)에 전파되는 것을 금지하기 때문에, 제1 선택 신호(SEL1)의 천이에 의해 출력 클록(CKO)에 장해 등이 생기는 것을 방지할 수 있다. 제2 금지 회로(A72)는 제2 선택 신호(SEL2)의 천이 중에 제2 선택 회로(128)의 출력이 주파수 비교기(110) 및 위상 비교기(120)에 전파되는 것을 금지하기 때문에, 제2 선택 신호(SEL2)의 천이에 의해 출력 클록(CKO)에 장해 등이 생기는 것을 방지할 수 있다.

도 21은 본 발명의 디지털 PLL 회로의 제11 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(B00)는 제1 실시형태에 제3 기준 분주기(B50), 제1 출력 분주기(B52), 제2 출력 분주기(B54) 및 제3 출력 분주기(B56)를 추가하여 구성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

제3 기준 분주기(B50)는 기준 클록(CKB)를 소정의 분주비(예컨대, 1/K)로 분주하여 제3 분주 기준 클록(CKDB3)으로서 출력한다.

제2 출력 분주기(B54)는 제2 선택 회로(128)로부터 출력되는 기준 출력 클록(CKBO)을 소정의 분주비(예컨대, 1/M)로 분주하여 제2 분주 출력 클록(CKDO2)으로서 출력한다.

제1 출력 분주기(B52)는 제2 분주 출력 클록(CKDO2)을 소정의 분주비(예컨대, 1/L)로 분주하여 제1 분주 출력 클록(CKDO1)으로서 출력한다.

제3 출력 분주기(B56)는 제2 분주 출력 클록(CKDO2)을 소정의 분주비(예컨대, 1/N)로 분주하여 출력 클록(CKO)으로서 출력한다.

주파수 비교기(110), 위상 비교기(120), 제1 기준 분주기(150) 및 제2 기준 분주기(152)는 제1의 실시형태의 기준 클록(CKB) 대신에, 제3 기준 클록(CKDB3)을 수신한다. 주파수 비교기(110) 및 위상 비교기(120)는 제1 실시형태의 출력 클록(CKO) 대신에, 제1 출력 클록(CKDO1)을 수신한다.

예컨대, 기준 클록(CKB)의 주파수를 f로 한다. 출력 클록(CKO)의 주파수가 로크된 상태(주파수 일치 신호(MATCH)가 "논리1"인 경우)에서는, 제3 분주 기준 클록(CKDB3) 및 제1 분주 출력 클록(CKDO1)의 주파수는 함께 f/K이다. 이 때, 기준 출력 클록(CKBO), 제2 출력 분주 클록(CKDO2) 및 출력 클록(CKO)은 각각 f·L/K, f·(L·M)/K, f·(L·M)/(K·N)이다. 이 때문에, L·M<K·N이 성립하는 경우, 출력 클록(CKO)은 분주된다. L·M>K·N이 성립하는 경우, 출력 클록(CKO)은 체배된다.

이상, 제11 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 디지털 PLL 회로(B00)에 제3 기준 분주기(B50), 제1 출력 분주기(B52), 제2 출력 분주기(B54) 및 제3 출력 분주기(B56)를 형성함으로써, 기준 클록(CKB)에 대하여 소정의 분주비 또는 체배비의 출력 클록(CKO)을 용이하게 생성할 수 있다. 또한, 기준 클록(CKB)의 주파수가 주파수 비교기(110) 및 위상 비교기(120)의 비교 가능한 주파수의 상한보다 높은 경우에도, L·M=K·N이 성립하도록 제3 기준 분주기(B50), 제1 출력 분주기(B52), 제2 출력 분주기(B54) 및 제3 출력 분주기(B56)를 구성함으로써, 출력 클록(CKO)의 주파수 및 위상을 각각 기준 클록(CKB)의 주파수 및 위상에 일치시킬 수 있다.

도 22는 본 발명의 디지털 PLL 회로의 제12 실시형태를 나타내고 있다. 제1 및 제5 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 상세한 설명은 생략한다.

디지털 PLL 회로(C00)는 제1 실시형태에 제5 실시형태의 제3 제어 회로(532)를 추가하여 구성되며, 제1 실시형태의 제2 선택 회로(128) 대신에, 제4 선택 회로(C48)를 갖고 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 한편, 도 22에 있어서, 지연 회로(116)의 인버터 INVE(INVE0∼INVEn), INVO(INVO0∼INVOn)는 제1 실시형태의 버퍼(BUF)(BUF0∼BUFn)에 대응한다.

제4 선택 회로(C48)는 짝수번째의 인버터(INVE)로부터 출력되는 짝수 출력 신호(EVEN)(EVEN0∼EVENn) 및 홀수 출력 신호(ODD)(ODD0∼ODDn)를 수신한다. 제4 선택 회로(C48)는 제3 선택 신호(SEL3)가 제1 논리 레벨(예컨대, "논리1")인 기간에, 홀수 출력 신호(ODD) 중 어느 것을 제2 선택 신호(SEL2)에 따라서 선택하여, 출력 클록(CKO)으로서 출력한다. 제4 선택 회로(C48)는 제3 선택 신호(SEL3)가 제2 논리 레벨(예컨대, "논리0")인 기간에, 짝수 출력 신호(EVEN) 중 어느 것을 제2 선택 신호(SEL2)에 따라서 선택하여, 출력 클록(CKO)으로서 출력한다. 이에 따라, 출력 클록(CKO)의 위상은 제3 선택 신호(SEL3)의 천이 엣지에 동기하여 반전한다.

제12 실시형태에서는, 제2 제어 회로(122)에 있어서의 제2 업다운 카운터(UDC2)(도 4)의 카운터값이 최대값에서 최소값으로 변화되었을 때에 출력 클록(CKO)의 위상을 반전시킴으로써, 출력 클록(CKO)의 위상을 제2 업다운 카운터 (UDC2)의 카운터값의 최대값에 대응하는 위상보다 늦게 할 수 있다. 구체적으로는, 제2 업다운 카운터의 카운터값이 카운트 동작에 의해 최대값에서 최소값으로 변화되었을 때, 제4 선택 회로(C48)는 선택하는 신호를 홀수 출력 신호(ODDn)에서 짝수 출력 신호(EVEN0)로(제3 선택 신호(SEL3)의 하강 엣지에 대응) 또는 짝수 출력 신호(EVENn)에서 홀수 출력 신호(ODD0)로(제3 선택 신호(SEL3)의 상승 엣지에 대응) 전환한다.

또한, 제12 실시형태에서는, 제2 제어 회로(122)에 있어서의 제2 업다운 카운터(UDC2)의 카운터값이 최소값에서 최대값으로 변화되었을 때에 출력 클록(CKO)의 위상을 반전시킴으로써, 출력 클록(CKO)의 위상을 제2 업다운 카운터(UDC2)의 카운터값의 최소값에 대응하는 위상보다 빨리 할 수 있다. 구체적으로는, 제2 업다운 카운터의 카운터값이 카운트 동작에 의해 최소값에서 최대값으로 변화되었을 때, 제4 선택 회로(C48)는 선택하는 신호를 홀수 출력 신호(ODD0)에서 짝수 출력 신호(EVENn)로(제3 선택 신호(SEL3)의 하강 엣지에 대응) 또는 짝수 출력 신호(EVEN0)에서 홀수 출력 신호(ODDn)로(제3 선택 신호(SEL3)의 상승 엣지에 대응) 전환한다.

이상, 제12 실시형태에서도, 제1 및 제5 실시형태와 동일한 효과를 얻을 수 있다. 또한, 제4 선택 회로(C48)는 짝수번째의 인버터(INVE)로부터 출력되는 짝수 출력 신호(EVEN)를 출력 클록(CKO)으로서 출력할 수 있다. 이 때문에, 제5 실시형태에 비교하여 간이한 회로 구성으로 출력 클록(CKO)의 위상을 반전할 수 있다. 이 결과, 회로 규모를 저감할 수 있다.

한편, 전술한 제10 실시형태에서는, 제1 천이 검출기(A60)가 제1 천이 신호(TR1)를 생성하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 제1 선택 신호(SEL1)를 펄스화하고 있는 경우, 펄스화 신호를 제1 천이 신호(TR1) 대신에 이용하더라도 좋다.

전술한 제10 실시형태에서는 제2 천이 검출기(A62)가 제2 천이 신호(TR2)를 생성하는 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 제2 선택 신호(SEL2)를 펄스화하고 있는 경우, 펄스화 신호를 제2 천이 신호(TR2) 대신에 이용하더라도 좋다.

전술한 실시형태에서는, 제1 제어 회로를 제1 선택 회로와는 별도로 형성한 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 제1 제어 회로를 제1 선택 회로 내에 형성하더라도 좋다.

전술한 실시형태에서는, 제2 제어 회로를 제2 선택 회로와는 별도로 형성한 예에 관해서 설명했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 제2 제어 회로를 제2 선택 회로 내에 형성하더라도 좋다.

이상, 본 발명에 관해서 상세히 설명해 왔지만, 전술한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능함은 분명하다.

본 발명의 디지털 PLL 회로에서는, 주파수 가변 회로는 귀환 루프를 구성하는 반전 회로의 접속 단수를 조정함으로써, 출력 클록의 주파수를 변경하는 가변 발진기로서 기능한다. 또한, 지연 회로는 출력 클록의 주파수 조정 및 위상 조정의 양방에 공통적으로 이용된다. 이 때문에, 회로 규모를 저감할 수 있다.

본 발명의 디지털 PLL 회로에서는, 출력 클록의 위상은 출력 클록의 주파수가 기준 클록의 주파수에 일치한 후에 조정된다. 출력 클록의 주파수 및 위상은 각각 독립적으로 조정되기 때문에, 한 쪽의 조정이 다른 쪽의 조정에 영향을 주는 일은 없다. 이 때문에, 출력 클록의 주파수 및 위상을 각각 안정적으로 조정할 수 있다. 이 결과, 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 단시간에 용이하게 일치시킬 수 있다.

본 발명의 디지털 PLL 회로에서는, 주파수 비교기가 주파수 비교를 시작하기 전에, 출력 클록의 주파수는 발진 가능한 주파수 중 낮은 측의 주파수가 된다. 또한, 주파수 조정에 의해 변경되는 반전 회로의 접속 단수만큼의 지연 시간이 주파수 조정 전의 출력 클록의 반주기보다 큰 경우, 제1 선택 회로가 선택하는 홀수 출력 신호를 전환했을 때에, 출력 클록에 글리치가 발생하기 쉽다. 이 때문에, 주파수 조정하기 전의 출력 클록의 주기를 크게 함으로써, 주파수의 조정에 따라 출력 클록에 글리치가 발생할 가능성을 낮게 할 수 있다.

본 발명의 디지털 PLL 회로에서는, 위상 비교기는 제1 및 제2 분주 클록의 위상을 비교하기 때문에, 위상 비교의 빈도를 낮출 수 있다. 이 때문에, 위상의 조정에 따라 발생하는 출력 클록의 지터를 삭감할 수 있다. 또한, 위상 비교의 빈도가 내려감으로써, 본 발명의 디지털 PLL 회로가 탑재되는 반도체 집적 회로의 소비 전력을 저감할 수 있다.

본 발명의 디지털 PLL 회로에서는, 기억 회로의 값은 기억 회로의 값에 제1 및 제2 카운터값의 차를 가산한 값으로 갱신되기 때문에, 제1 선택 회로가 선택하는 홀수 출력 신호를 1단씩이 아니라, 한번에 여러 단 변경할 수 있다. 이 결과, 출력 클록의 주파수를 기준 클록의 주파수에 단시간에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로에서는, 기준 클록 및 출력 클록의 주파수를 비교하는 기간을 단기간에서 장기간으로 순차로 변경함으로써, 주파수 비교의 정밀도를 단계적으로 향상시킬 수 있다. 이 때문에, 출력 클록의 주파수를 기준 클록의 주파수에 단시간에 일치시킬 수 있다.

본 발명의 디지털 PLL 회로에서는, 제3 선택 신호의 천이 엣지에 응답하여, 출력 클록의 위상이 반전함으로써, 출력 클록의 위상을 보다 넓은 범위에서 조정할 수 있다.

본 발명의 디지털 PLL 회로에서는, 출력 클록의 주파수가 기준 클록의 주파수보다 높은 상태로 주파수의 일치를 검출함으로써, 주파수 조정에 따라 발생하는 출력 클록의 지터를 삭감할 수 있다. 또한, 출력 클록의 주파수가 로크되었을 때, 출력 클록의 주기는 기준 클록의 주기보다 반드시 크기 때문에, 출력 클록의 위상을 진행시키는 조정만으로, 출력 클록의 위상을 기준 클록의 위상에 일치시킬 수 있다. 이 때문에, 출력 클록의 위상은 보다 소규모인 다운 카운터를 이용하여 조정할 수 있다. 이 결과, 회로 규모를 저감할 수 있다.

본 발명의 디지털 PLL 회로에서는, 제1 금지 회로는 제1 선택 신호의 천이 중에 제1 선택 회로의 출력이 지연 회로에 전파하는 것을 금지하기 때문에, 제1 선 택 신호의 천이에 의해 출력 클록에 장해 등이 생기는 것을 방지할 수 있다. 제2 금지 회로는 제2 선택 신호의 천이 중에 제2 선택 회로의 출력이 주파수 비교기 및 위상 비교기에 전파하는 것을 금지하기 때문에, 제2 선택 신호의 천이에 의해 출력 클록에 장해 등이 생기는 것을 방지할 수 있다.

본 발명의 디지털 PLL 회로에서는, 제3 기준 분주기, 제1 출력 분주기, 제2 출력 분주기 및 제3 출력 분주기를 형성함으로써, 기준 클록에 대하여 소정의 분주비 또는 체배비의 출력 클록을 용이하게 생성할 수 있다. 또한, 기준 클록의 주파수가 주파수 비교기 및 위상 비교기의 비교 가능한 주파수의 상한보다 높은 경우에도, 출력 클록의 주파수 및 위상을 각각 기준 클록의 주파수 및 위상에 일치시킬 수 있다.

Claims

기준 클록 및 상기 기준 클록에 따라서 생성되는 출력 클록의 주파수를 비교하여 비교 결과를 나타내는 주파수 비교 신호를 출력하는 주파수 비교기와;

직렬 접속된 복수의 반전 회로를 갖는 지연 회로와, 상기 반전 회로 중 홀수번째의 반전 회로로부터 출력되는 홀수 출력 신호 중 어느 것을 상기 주파수 비교 신호에 따라서 선택하여, 귀환 신호로서 상기 지연 회로의 입력에 귀환시키는 제1 선택 회로를 갖는 주파수 가변 회로와;

상기 기준 클록 및 상기 출력 클록의 위상을 비교하여 비교 결과를 나타내는 위상 비교 신호를 출력하는 위상 비교기와;

상기 홀수 출력 신호 중 어느 것을 상기 위상 비교 신호에 따라서 선택하여, 상기 출력 클록으로서 출력하는 제2 선택 회로를 포함하는 것을 특징으로 하는 디지털 PLL 회로.
제1항에 있어서,

상기 주파수 비교기는 상기 기준 클록 및 상기 출력 클록의 주파수차가 소정의 범위 내에 있을 때에 상기 기준 클록 및 상기 출력 클록의 주파수가 일치한다고 판정하는 동시에, 주파수 일치 신호를 출력하고,

상기 위상 비교기는 상기 주파수 일치 신호의 출력 중에 상기 기준 클록 및 상기 출력 클록의 위상을 비교하는 것을 특징으로 하는 디지털 PLL 회로.
제1항에 있어서,

상기 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력하는 제1 기준 분주기를 포함하고,

상기 주파수 비교기는,

상기 기준 클록을 카운트하여 카운트한 값을 제1 카운터값 신호로서 출력하는 동시에, 상기 제1 분주 기준 클록에 응답하여 리셋되는 제1 카운터와,

상기 출력 클록을 카운트하여 카운트한 값을 제2 카운터값 신호로서 출력하는 동시에, 상기 제1 분주 기준 클록에 응답하여 리셋되는 제2 카운터와,

상기 제1 카운터값 신호가 나타내는 상기 제1 카운터의 제1 카운터값과, 상기 제2 카운터값 신호가 나타내는 상기 제2 카운터의 제2 카운터값을 비교하여 비교 결과를 상기 주파수 비교 신호로서 출력하는 대소 비교기를 포함하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
삭제
제3항에 있어서,

상기 주파수 비교 신호에 따라서, 상기 반전 회로 중 상기 제1 선택 회로가 선택하는 상기 홀수 출력 신호를 출력하는 반전 회로를 나타내는 제1 선택 신호를 출력하는 제1 제어 회로를 포함하고,

상기 제1 제어 회로는 상기 제1 분주 기준 클록에 동기해서, 상기 주파수 비교 신호에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 상기 제1 선택 신호로서 출력하는 제1 업다운 카운터를 포함하고,

상기 제1 선택 회로는 상기 제1 선택 신호를 상기 주파수 비교 신호로서 수신하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
삭제
삭제
삭제
삭제
제1항에 있어서,

상기 기준 클록을 소정의 분주비로 분주하여 제1 분주 기준 클록으로서 출력하는 제1 기준 분주기를 포함하고,

상기 주파수 비교기는,

상기 기준 클록을 카운트하여 카운트한 값을 제1 카운터값 신호로서 출력하는 동시에, 상기 제1 분주 기준 클록에 응답하여 리셋되는 제1 카운터와,

상기 출력 클록을 카운트하여 카운트한 값을 제2 카운터값 신호로서 출력하는 동시에, 상기 제1 분주 기준 클록에 응답하여 리셋되는 제2 카운터와,

상기 제1 카운터값 신호가 나타내는 상기 제1 카운터의 제1 카운터값과, 상기 제2 카운터값 신호가 나타내는 상기 제2 카운터의 제2 카운터값의 차를 구하여, 구한 값을 상기 주파수 비교 신호로서 출력하는 제2 감산기를 포함하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
삭제
제12항에 있어서,

상기 주파수 비교 신호에 따라서, 상기 반전 회로 중 상기 제1 선택 회로가 선택하는 상기 홀수 출력 신호를 출력하는 반전 회로를 나타내는 제1 선택 신호를 출력하는 제1 제어 회로를 포함하고,

상기 제1 제어 회로는, 상기 주파수 비교 신호 및 상기 제1 선택 신호를 수신해서 상기 주파수 비교 신호가 나타내는 값과, 상기 제1 선택 신호가 나타내는 값을 가산하여 가산 결과를 갱신값 신호로서 출력하는 제2 가산기와, 상기 제1 분주 기준 클록에 동기하여 상기 갱신값 신호를 수신하여 수신한 값을 상기 제1 선택 신호로서 출력하는 기억 회로를 포함하고,

상기 제1 선택 회로는 상기 제1 선택 신호를 상기 주파수 비교 신호로서 수신하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
삭제
삭제
삭제
삭제
제1항에 있어서,

상기 위상 비교기는 상기 기준 클록을 소정의 분주비로 분주하여 제1 분주 클록으로서 출력하는 제1 분주기와, 상기 출력 클록을 상기 제1 분주기와 동일한 분주비로 분주하여 제2 분주 클록으로서 출력하는 제2 분주기를 포함하고,

상기 위상 비교기는 상기 제1 및 제2 분주 클록의 위상을 비교하여 비교 결과를 상기 위상 비교 신호로서 출력하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
삭제
제1항에 있어서,

상기 주파수 비교 신호에 따라서, 상기 반전 회로 중 상기 제1 선택 회로가 선택하는 상기 홀수 출력 신호를 출력하는 반전 회로를 나타내는 복수 비트로 이루어지는 제1 선택 신호를 출력하는 제1 제어 회로와,

상기 위상 비교 신호에 따라서, 상기 반전 회로 중 상기 제2 선택 회로가 선택하는 상기 홀수 출력 신호를 출력하는 반전 회로를 나타내는 복수 비트로 이루어 지는 제2 선택 신호를 출력하는 제2 제어 회로와,

상기 제1 선택 신호의 천이 중에 제1 천이 신호를 출력하는 제1 천이 검출기와,

상기 제2 선택 신호의 천이 중에 제2 천이 신호를 출력하는 제2 천이 검출기와,

상기 제1 선택 회로의 출력과 상기 지연 회로의 입력 사이에 배치되어, 상기 제1 천이 신호의 출력 중에 상기 제1 선택 회로의 출력이 상기 지연 회로에 전파되는 것을 금지하는 제1 금지 회로와,

상기 제2 선택 회로의 출력과 상기 주파수 비교기 및 상기 위상 비교기의 입력 사이에 배치되어, 상기 제2 천이 신호의 출력 중에 상기 제2 선택 회로의 출력이 상기 주파수 비교기 및 상기 위상 비교기에 전파되는 것을 금지하는 제2 금지 회로를 포함하고,

상기 제1 선택 회로는 상기 제1 선택 신호를 상기 주파수 비교 신호로서 수신하고,

상기 제2 선택 회로는 상기 제2 선택 신호를 상기 위상 비교 신호로서 수신하는 것을 특징으로 하는 디지털 PLL 회로.
제1항에 있어서,

상기 기준 클록을 소정의 분주비로 분주하여 제3 분주 기준 클록으로서 출력하는 제3 기준 분주기와,

상기 제2 선택 회로로부터 출력되는 상기 출력 클록을 소정의 분주비로 분주하여 제1 분주 출력 클록으로서 출력하는 제1 출력 분주기를 포함하고,

상기 주파수 비교기 및 상기 위상 비교기는 상기 제3 분주 기준 클록을 상기 기준 클록으로서 수신하며, 상기 제1 분주 출력 클록을 상기 출력 클록으로서 수신하는 것을 특징으로 하는 디지털 PLL 회로.
삭제
기준 클록 및 상기 기준 클록에 따라서 생성되는 출력 클록의 주파수를 비교하여 비교 결과를 나타내는 주파수 비교 신호를 출력하는 주파수 비교기와;

직렬 접속된 복수의 반전 회로를 갖는 지연 회로와, 상기 반전 회로 중 홀수번째의 반전 회로로부터 출력되는 홀수 출력 신호 중 어느 것을 상기 주파수 비교 신호에 따라서 선택하여, 귀환 신호로서 상기 지연 회로의 입력에 귀환시키는 제1 선택 회로를 갖는 주파수 가변 회로와;

상기 기준 클록 및 상기 출력 클록의 위상을 비교하여 비교 결과를 나타내는 위상 비교 신호를 출력하는 위상 비교기와;

상기 기준 클록에 동기해서, 상기 위상 비교 신호에 따라서 업 카운트 또는 다운 카운트하여 카운트한 값을 제2 선택 신호로서 출력하는 제2 업다운 카운터와;

상기 제2 선택 신호가 나타내는 상기 제2 업다운 카운터의 카운터값이 카운트 동작에 의해 최대값에서 최소값으로 변화되었을 때 및 최소값에서 최대값으로 변화되었을 때에 논리 레벨이 반전하는 제3 선택 신호를 출력하는 제3 제어 회로와;

상기 반전 회로 중 짝수번째의 반전 회로로부터 출력되는 짝수 출력 신호 및 상기 홀수 출력 신호를 수신하여, 상기 제3 선택 신호가 제1 논리 레벨인 기간에, 상기 홀수 출력 신호 중 어느 것을 상기 제2 선택 신호에 따라서 선택하여 상기 출력 클록으로서 출력하고, 상기 제3 선택 신호가 제2 논리 레벨인 기간에, 상기 짝수 출력 신호 중 어느 것을 상기 제2 선택 신호에 따라서 선택하여 상기 출력 클록으로서 출력하는 제4 선택 회로를 포함하는 것을 특징으로 하는 디지털 PLL 회로.