JP2001028538A - 広帯域遅延ロックループ回路 - Google Patents

広帯域遅延ロックループ回路

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】従来のチャージポンプ式位相ロックループと同
程度の動作帯域を有するDLLを提供する。 【解決手段】本発明の遅延ロックループ（DLL）は、周
波数検出ロジックと位相検出器を備える。周波数検出ロ
ジックは、基準クロック一周期の間、基準クロックから
生成される多相クロックの立ち上がりエッジの数をカウ
ントする。立ち上がりエッジの数を比較することにより
周波数ロックが実現されるまで、ループフィルタを使用
して、各多相クロックの周波数を調整する。周波数ロッ
クが実現されると、位相検出ロジックを使用して残留位
相誤差を精密に除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、遅延ロックループ
に関する。
【０００２】
【従来の技術】位相ロックループ（PLL）や遅延ロック
ループ（DLL）を使用するスキュー低減技法は、システ
ムに要求される帯域が広くなるにつれて重要性が増して
きている。特に、DLLは、PLLに比べて安定で、ジッター
特性が良好であるために、ゼロ遅延バッファとして、よ
り普及してきた。しかし、従来のDLLは、周波数帯域に
固有の制限があり、さらに、疑似ロックという問題を有
しているために、PLLと同程度の周波数帯域をカバーす
ることはできない。PLL及びDLLは、典型的には、システ
ム内の集積回路が共通の基準クロックに同期化される同
期システムで使用される。
【０００３】位相ロックループでは、電圧制御発振器に
よって局所クロックが生成される。局所クロックと基準
クロックの位相を位相−周波数検出器で比較し、その結
果生成される誤差信号を使用して、電圧制御発振器をロ
ープフィルタを介して駆動する。ループフィルタを介し
てフィードバックすることにより、局所クロックを基準
クロックに位相ロックする。しかしながら、フィードバ
ックループの安定性は、ループフィルタに部分的に依存
する。さらに、ループフィルタの電気的特性は、製造パ
ラメータにもしばしば大きく依存する。従って、同一構
成のループフィルタが、１つのプロセスで製造された場
合には、それによって安定なフィードバックループを形
成することができるが、異なるプロセスで製造された場
合には、不安定なフィードバックループが形成されるこ
とになる。すべての製造プロセスで、単一のループフィ
ルタを製造することは困難なため、通常は、プロセス毎
にループフィルタの構成を最適化しなければならない。
【０００４】遅延ロックループは、入力基準クロックを
周期の整数倍だけ遅延させることにより、同期化された
局所クロックを生成する。このアプローチによって、位
相ロックループ方式につきものの安定性の問題が回避さ
れる。しかし、遅延ロックループには、周波数帯域が狭
いという欠点がある。遅延ロックループは、所望の同期
化を実現するために付加する遅延量を調整するが、この
調整は、本質的に位相調整である。従来の遅延ロックル
ープには、効果的な周波数調整機能がなく、そのため、
従来の遅延ロックループの全体的な周波数帯域が制限さ
れている。さらに、遅延ロックループは、ある周波数で
疑似ロックする場合がある。
【０００５】
【発明が解決しようとする課題】以上の如き問題を解決
すること、すなわち、広い周波数帯域にわたって動作す
ることが可能で、かつ、疑似ロックを防止することが可
能な遅延ロックループを提供することが本発明の目的で
ある。
【０００６】
【課題を解決するための手段】本発明は、広い周波数範
囲にわたって動作可能で、かつ、疑似ロックを防止する
DLLを提供する。本発明によるDLLは、遅延が入力基準信
号にロックされるところの一組の多相クロックを生成す
る。一実施態様では、DLLは、入力基準クロックの遅延
を逐次増加させて一組の多相クロックを生成するように
構成された複数の遅延素子、入力基準クロックの１周期
内で、その一組の多相クロックに生じる立ち上がりエッ
ジの数をカウントするように構成された周波数検出ロジ
ック、及びその立ち上がりエッジの数が所定の数と異な
る場合に、各遅延素子の遅延量を調整するために制御信
号を生成するように構成されたループフィルタを備え
る。その所定の数は、遅延素子の数−１に設定すること
ができる。立ち上がりエッジの数を所定の数と比較し
て、入力基準クロックの周波数にロックさせるプロセス
により、遅延列（delay chain）全体による遅延時間が
基準クロック周期の倍数であるとき（この場合は、それ
らの数は一致していない）に生じる疑似ロックが防止さ
れる。
【０００７】
【発明の実施の形態】図１に、本発明に従うDLLの一実
施態様を示す。DLL１０は、複数の遅延素子１８’を有
する遅延列１１、周波数検出ロジック１２，位相検出器
１３，２つのチャージポンプ１４，１５、及びループフ
ィルタ１６を備える。２つのインバータ６，７を備える
遅延セル１９’は、本発明に基づいて使用することがで
きる遅延素子の一例である。ここで、インバータ６，７
の出力は、スイッチ８，９を作動させる遅延制御信号に
よって制御される。複数の遅延素子１８’は、多相クロ
ックを生成するように構成される。この実施態様では、
遅延列１１は、７−位相クロック（seven-phase cloc
k：CK[1:7]）を生成するために７つの遅延セルから構成
される。
【０００８】周波数検出ロジック１２は、入力基準クロ
ック（REF_CK）と７−位相クロック（CK[1:7]）を受信
する。このロジック１２は、入力基準クロックの１周期
内におけるCK[1:7]の立ち上がりエッジの数を連続して
カウントして、各々の遅延されたエッジの位相が、基準
クロックに対して遅れているか進んでいるか、あるい
は、ロック状態にあるのかを判定する。この実施態様で
は、遅延列全体による遅延時間が、基準クロックの周期
の倍数であるときに生じる、別の周波数への疑似ロック
状態が検出される。
【０００９】チャージポンプ１４は、FUP（チャージア
ップ信号）及びFDOWN（チャージダウン信号）として示
している周波数検出論理信号に従ってループフィルタを
充電、または、放電する。周波数ロックが実現されてい
る間は、位相検出器１３は動作禁止状態となっており、
従って、チャージポンプ１５は、ループの動作には関係
しない。
【００１０】周波数ロックが実現されると、周波数検出
ロジック１２は、ループから切り離される前に、位相検
出器１３に対して周波数ロック信号をアサートする。こ
うして、チャージポンプ１５がループ制御を引き継ぐこ
とができることになる。位相検出器１３及びチャージポ
ンプ２（図の参照番号：１５）は、入力基準クロック
（REF_CK）と、本実施態様におけるCK[7]との間の残留
位相誤差を精密に調整して取り除く。
【００１１】図２に、周波数検出ロジック１２の一実施
態様を示す。周波数検出ロジックは、周波数分割器２１
（図示では÷２として示しており、入力周波数を１／２
に分周する）、７つの周波数検出セル（FD CELL[N]）２
２’、決定ロジック２３、及び、２つのパルス発生器２
４，２５を備える。
【００１２】FD CELL[N]２２’は、トリガパルスとして
CK[N]を受信し、CK[N]の立ち上がりエッジで、その出力
（EDGE[N]）を０から１に変化させる。図示の周波数検
出セルの一実施態様２６’は、インバータ２７、２９、
３０、及びスイッチ３１〜３７の論理的な組み合わせか
ら構成されており、基準クロック信号の一周期の間CK
[N]の立ち上がりエッジに応答してEDGE[N]を「１」とし
て出力する。スイッチは一例としては電界効果トランジ
スタである。
【００１３】決定ロジック２３は、入力基準クロックの
一周期内におけるEDGE[1:7]の１の数をカウントする。
決定ロジックは、入力クロックの立ち上がりエッジが伝
搬して、一周期（EDGE[1:7]が、1111110）以内に６番目
の遅延セルに到達したときに、周波数ロック信号をアサ
ートする。一実施態様では、決定ロジックは、ブール論
理を使用して実現することができる。例えば、決定ロジ
ックは、周波数ロック、または、周波数を調整する必要
がある方向を示す信号を生成する論理ゲートに出力が接
続されるところのカウンタを備えることができる。
【００１４】図３に、図２に示した周波数検出ロジック
１２の実施態様のタイミング図を示す。ケース（ａ）
は、周波数遅れの一例を示している。リセットの後、入
力クロックの立ち上がりエッジが伝搬し、この例では、
基準クロックの一周期以内に４番目の遅延セルに到達し
てEDGE[1:7]＝1111000を生じる。これは、遅延列が遅す
ぎて位相ロックを達成できず、それに応じてパルス発生
器２４がFUP信号を生成するということを意味してい
る。
【００１５】ケース（ｂ）は、周波数ロック（LOCK）の
一例を示している。７つの遅延セルが存在するこの実施
態様では、入力基準周波数にロックしたとき、各遅延セ
ルは、一クロック周期の１／７だけ入力基準クロックを
遅延させている。この場合は、遅延された入力クロック
の１番目から６番目までのインスタンスが、一クロック
周期内で生じ、７番目のインスタンスは、一クロック周
期後に生じる。このことは、入力クロックの立ち上がり
エッジが伝搬して、６番目の遅延セルに到達し、周波数
の進みまたは遅れの場合と周波数ロックの場合とを見分
けることができるパターンである、EDGE[1:7]＝1111110
を生じている状態として図示されている。遅延列全体に
よる遅延時間が入力クロック周期の倍数の場合に、立ち
上がりエッジの数が、遅延セルの数から１を引いた数で
ある６に等しくならないので、疑似ロックが生じる可能
性はなくなる。次に、周波数ロック信号をアサートする
ことにより、位相検出器がループ制御を引き継いで、残
留位相誤差を精密に除去することができるということを
示すことができる。
【００１６】ケース（ｃ）は、周波数進みの一例を示し
ている。入力クロックの立ち上がりエッジが伝搬して、
入力クロックの一周期よりも短い期間で７番目の遅延セ
ルを通過し、EDGE[1:7]＝1111111を生じる。これは、遅
延列が速すぎて位相ロックを実現できず、パルス発生器
２５がFDOWN信号を発生するということを示す。
【００１７】図４に、位相を正確に合わせるための位相
検出器１３の一実施態様を示す。リセット可能なＤタイ
プフリップフロップ（DFF）４１，４２を主要な機能ブ
ロックとして使用する。検出器の利得曲線の不感域を小
さくするために、ダミーの遅延素子４３を信号経路に挿
入している。周波数検出ロジック１２からの周波数ロッ
ク信号によって、周波数ロックが実現された後に位相検
出器１３がイネーブル（動作可能）になる。
【００１８】図５に、２つのチャージポンプ１４，１５
（一方は周波数検出用で、もう一方は位相検出用）及び
共通のループフィルタ１６の具体的な構成例を示す。作
動中のチャージポンプは作動していない方のチャージポ
ンプと（電気的に）分離しているので、チャージポンプ
は、望ましくない位相ノイズを引き起こす可能性のあ
る、電荷の共有や、それらの間を通過する制御信号の問
題を被らない。
【００１９】一実施態様では、本発明のDLLは、０．３
５μｍCMOSプロセスを使用して製造される。DLLが占め
る面積は、３９０μｍ×５００μｍである。このDLL
は、１５０ＭＨｚで３．３Ｖ電源から５．１２ｍＡの電
流を吸い込む。
【００２０】図６に、位相検出全体についてシミュレー
トした利得の一例を示す。この図は、位相検出の不感域
を５ピコ秒に減少させることができるということを表し
ている。このシミュレーションは、デバイスモデルを使
用した回路シミュレーションに基づいている。
【００２１】図７（ａ）は、遅延制御電圧のシミュレー
ション波形を示す。グラフの直線部分は、周波数検出段
階を示しており、その勾配は、図５で具体化したような
チャージポンプ用の電流源Ｉ1によって制御される。直
線でない部分は、位相検出段階における位相の微調整の
段階を示している。
【００２２】図７（ｂ）は、１５０ＭＨｚ動作で実効
（rms）値が１３ピコ秒であるDLLジッター測定値のヒス
トグラムの一例である。測定した周波数範囲は、９．５
ＭＨｚから２０３ＭＨｚであり、これは、遅延列の最小
遅延時間によってのみ制限される。
【００２３】種々の実施態様を参照して本発明を説明し
たが、それらの実施態様のみに本発明を限定することを
意図したものではない。本発明の思想及び範囲から逸脱
することなく、上述した実施態様の構成及び形態に多く
の修正を施すことが可能であることは当業者には明らか
であろう。
【００２４】
【発明の効果】本発明によれば、広帯域動作、及び疑似
ロックの防止が可能な遅延ロックループが提供される。
【図面の簡単な説明】
【図１】本発明の一実施態様に従うDLLの一実施態様を
示す。
【図２】本発明に従う周波数検出ロジックの一実施態様
を示す。
【図３】図２に示した周波数検出ロジックの実施態様に
関するタイミング図の例である。
【図４】本発明に従う位相検出器の一実施態様を示す。
【図５】本発明に従う、DLLで使用することが可能なチ
ャージポンプとループフィルタの実施態様を示す。
【図６】位相検出全体についてシミュレートした利得の
一例を示すグラフである。
【図７】（ａ）は、遅延制御電圧についてシミュレート
した波形の一例を示す。（ｂ）は、DLLジッターヒスト
グラムの測定例を示す。
【符号の説明】
６，７ インバータ ８，９ スイッチ １０ DLL １１ 遅延列 １２ 周波数検出ロジック １３ 位相検出器 １４，１５ チャージポンプ １６ ループフィルタ １８’ 遅延素子 １９’ 遅延セル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年９月１３日（２０００．９．１
３）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図６】
【図４】
【図７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デオ−キョン・ジョン 大韓民国ソウル137−754，セオチョ−ク, バンダエ−３−ドン，サミック・アパート メント・１−1002

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】一組の多相クロックの遅延が入力基準信号
    にロックされるようになっている、該一組の多相クロッ
    クを生成するための遅延ロックループであって、 入力基準クロックの遅延を逐次増加させて、一組の多相
    クロックを生成するように構成された複数の遅延素子
    と、 前記入力基準クロックの一周期における前記一組の多相
    クロックの立ち上がりエッジの数をカウントするように
    構成された周波数検出ロジックと、 前記立ち上がりエッジの数が所定の数と異なるときに、
    各遅延素子の遅延量を調整する制御信号を生成するよう
    に構成されたループフィルタを備える遅延ロックルー
    プ。
  2. 【請求項２】前記遅延素子が、インバータからなる、請
    求項１の遅延ロックループ。
  3. 【請求項３】前記所定の数が、前記遅延素子の数から１
    を引いた数である、請求項１の遅延ロックループ。
  4. 【請求項４】前記周波数検出ロジックがさらに、 周波数が前記基準クロックの半分である、１／２周波数
    クロックを生成するよう構成された周波数分割器を備え
    る、請求項１の遅延ロックループ。
  5. 【請求項５】前記周波数検出ロジックがさらに、 出力が前記多相クロックの立ち上がりエッジに応答して
    設定されるところの複数の周波数検出セルを備える、請
    求項４の遅延ロックループ。
  6. 【請求項６】前記周波数検出ロジックがさらに、 前記基準クロックの一周期において設定された周波数検
    出（FD）セルの数をカウントし、かつ、設定されたFDセ
    ルの数が所定の数を超えたときに第１の信号を、及び、
    前記設定されたFDセルの数が該所定の数以下のときに第
    ２の信号を生成するように構成された決定ロジックを備
    える、請求項５の遅延ロックループ。
  7. 【請求項７】前記ループフィルタが、前記第１の信号に
    応答してチャージアップ信号を生成し、前記第２の信号
    に応答してチャージダウン信号を生成するチャージポン
    プを備える、請求項１の遅延ロックループ。
  8. 【請求項８】前記入力基準クロックの位相と前記多相ク
    ロックのうちの１つのクロックの位相を比較するように
    構成された位相検出器をさらに備える、請求項１の遅延
    ロックループ。
  9. 【請求項９】前記位相検出器が、 第２のチャージポンプに充電するよう伝えるためのパル
    スを生成するよう構成された第１のＤタイプフリップフ
    ロップと、 前記第２のチャージポンプに放電するように伝えるため
    のパルスを生成するよう構成された第２のＤタイプフリ
    ップフロップと、 前記基準クロック信号を遅延させて不感域を減少させる
    ように構成された第１のダミー遅延と、 前記多相クロックのうちの１つを遅延させて不感域を減
    少させるように構成された第２のダミー遅延を備える、
    請求項８の遅延ロックループ。
  10. 【請求項１０】一組の多相クロックを生成するための遅
    延ロックループにおいて、該多相クロックの遅延が入力
    基準信号にロックされるようになっており、 入力基準クロックの遅延を逐次増加させて、一組の多相
    クロックを生成するための手段と、 前記入力基準クロックの一周期における前記一組の多相
    クロックの立ち上がりエッジの数をカウントするための
    手段と、 前記多相クロックの立ち上がりエッジの数が所定の数と
    異なるときに、前記逐次増加する遅延を調整するための
    手段を備えることからなる遅延ロックループ。
  11. 【請求項１１】前記所定の数が、前記多相クロックの数
    から１を引いた数である、請求項１０の遅延ロックルー
    プ。
  12. 【請求項１２】一組の多相クロックを生成する方法にお
    いて、該一組の多相クロックの遅延が入力基準信号にロ
    ックされるようになっており、 基準クロックに応答して一組の多相クロックを生成する
    ステップと、 前記入力基準クロックの一周期における前記一組の多相
    クロックの立ち上がりエッジの数をカウントするステッ
    プと、 前記立ち上がりエッジの数が所定の数と異なるときに、
    各多相クロックの周波数を調整するステップを含む方
    法。
  13. 【請求項１３】多相クロックのうちの１つのクロックの
    位相が、前記入力基準信号の位相にロックされるまで、
    各多相クロックの位相を調整するステップをさらにふく
    む、請求項１２の方法。
  14. 【請求項１４】前記所定の数が、前記多相クロックの数
    から１を引いた数である、請求項１３の方法。
JP2000157630A 1999-05-27 2000-05-29 広帯域遅延ロックループ回路 Expired - Lifetime JP3665536B2 (ja)

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