CN109302178A - 一种用于倍频器电路的延迟锁定环 - Google Patents

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Abstract

本发明公开了一种基于DLL的改进结构，将DLL的锁定过程分解为两个过程，第一步是鉴相器环路粗锁过程。粗锁完成之后，第二步是将鉴相器鉴相模式自动切换到基于D‑触发器结构的鉴频鉴相器精锁模式，保证最终锁定状态下DLL输出信号具有更小的时钟抖动。本发明提供了一种用于倍频器电路的延迟锁定环，鉴频鉴相器与鉴相器相互配合，避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动。

Description

一种用于倍频器电路的延迟锁定环
技术领域
本发明涉及集成电路设计领域，更具体的说是涉及一种用于倍频器电路的延迟锁定环。
背景技术
芯片上的时钟倍频电路广泛存在于各类电子产品中，包括微处理器、存储器、接口类芯片，以及通信芯片等等。目前实现时钟倍频功能的技术手段主要分为锁相环(PLL)和延迟锁定环(DLL)。
而PLL相比DLL，首先PLL系统更复杂，功耗、面积等方面实现代价较大。其次，PLL中最重要的核心模块是压控振荡器，用来产生高频振荡信号经过分频之后与参考频率对准。压控振荡器工作特性导致了其输出时钟抖动会在一定时间长度内具有累积效应。从相位噪声的角度看，PLL环路带宽之外的噪声输出主要源于压控振荡器。因此在某些特殊应用中，DLL结构更具优势。
DLL不需要压控振荡器，而是采用压控延时线模块，仅产生相位延时因而具有更低的时钟抖动特性，只需要一个片上电容的一阶环路滤波，会带来更加稳定的环路特性以及更小的芯片面积。因此除了倍频器之外，DLL还广泛应用于各类时钟生成以及时钟分布电路中。
随着通信标准的不断更新，时钟频率、接口速率等不断提高，对DLL输出的时钟抖动等信号质量相关性能要求也不断提高。
因此，如何提高基于延迟锁定环的倍频器的时钟抖动性能是本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明提供了一种用于倍频器电路的延迟锁定环，能够有效的降低输出时钟的抖动，实现更加精确的相位锁定功能。
为了实现上述目的，本发明提供如下技术方案：
一种用于倍频器电路的延迟锁定环，包括：压控延时单元、鉴相器、鉴频鉴相器、状态控制机、选通门、环路电容和电荷泵；所述压控延时单元设置有N个，其中N≥4；N个所述压控延时单元依次串联；第一所述压控延时单元的输入相位与第N所述压控延时单元的输出相位相差360°；所述鉴频鉴相器的输入端连接第一所述压控延时单元的输入端和第N所述压控延时单元的输出端；所述鉴相器的输入端连接第一所述压控延时单元的输入端和第M所述压控延时单元的输出端，其中所述状态控制机分别与所述鉴相器、所述鉴频鉴相器的使能控制端进行连接，并将输出通过所述选通门传输到所述电荷泵；所述环路电容一端接地，另一端与所述电荷泵的输出相连。
通过上述的技术方案，本发明的技术效果是：鉴频鉴相器与鉴相器相互配合，避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动；鉴频鉴相器上的相位比较不是基于电平比较，而是基于上升沿或下降沿的比较，本申请采用上升沿，通过比较两个鉴相信号上升沿到达时间之间的相位差，去控制电荷泵的充电或者放电，而在一个鉴相周期内的剩余时间，鉴频鉴相器输出会保持为高阻状态，此时电荷泵也工作于电压保持状态，不会对环路电容进行充放电的动作，从而保证了最终输出信号的频谱纯度和更低的时钟抖动。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，所述压控延时单元采用PMOS的压控MOS管改变压控延时单元的延时大小。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，所述鉴相器包括异或门、反相器和或非门；所述异或门的输入为第一所述压控延时单元的输入和第M所述压控延时单元的输出；所述异或门的输出与使能控制信号经或非门分为第一PD支路和第二PD支路；其中所述第一PD支路由所述异或门的输出经三个所述反相器的输出与所述第二PD支路的输出做为或非门的输入，再依次通过四个所述反相器、选通门输出UP信号；所述第二PD支路由所述异或门的输出经四个所述反相器的输出与所述第一PD支路的输出做为或非门的输入，再依次通过四个所述反相器选通门输出DOWN信号。
通过上述的技术方案，本发明的技术效果是：在状态控制机产生鉴频鉴相器和鉴相器的使能控制信号EN，令鉴频鉴相器不使能状态，此时鉴相器使能，鉴相器的输出信号通过所述选通门输出给所述电荷泵，实现环路粗锁。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，所述鉴频鉴相器的输入端还包括：控制相位比较边沿的选择信号，分别是上升沿比较选择信号和下降沿比较选择信号。
通过上述的技术方案，本发明的技术效果是：鉴频鉴相器上的相位比较不是基于电平比较，而是基于上升沿或下降沿的比较，本申请采用上升沿，通过比较两个鉴相信号上升沿到达时间之间的相位差，去控制电荷泵的充电或者放电。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，所述鉴频鉴相器包括：反相器、异或门、D触发器、与非门和选通门；所述鉴频鉴相器包括第一PFD支路和第二PFD支路；所述第一PFD支路与第二PFD支路均由所述异或门、反相器、D触发器的CLK端子、选通门串联构成；所述第一PFD支路与第二PFD支路的D触发器的输出做为与非门的输入，与非门的输入与使能控制信号经过下一与非门输出Rst；其中，两个所述D触发器的D端子与D端子连接，Rst端子与Rst端子连接；所述选择信号取反和第一所述压控延时单元的输入、所述选择信号取反和第N所述压控延时单元的输出分别做为所述第一PFD支路与第二PFD支路的输入。
通过上述的技术方案，本发明的技术效果是：当状态控制机检测到环路完成粗锁，状态控制机令所述鉴频鉴相器开始工作，并将输出通过选通门输出给电荷泵，鉴相器则被置于不使能状态，环路进入精确锁定态并保持该状态。当使能控制信号为0时，Rst被强制置为1，PFD处于不工作状态。Rst的输出接在PFD内部的DFF输入Rst。使能控制端与FSM相连，接收来自FSM的使能控制。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，在所述状态控制机产生鉴频鉴相器和鉴相器的使能控制信号EN，令所述鉴频鉴相器不使能状态，此时鉴相器使能，实现环路粗锁；当状态控制机通过计时器计时结束信号检测到环路完成粗锁定，所述状态控制机令所述鉴频鉴相器开始工作，并将输出通过选通门输出给电荷泵，所述鉴相器则被置于不使能状态，环路进入精确锁定态并保持该状态。
通过上述的技术方案，本发明的技术效果是：这里的计时时间是经过系统计算和仿真共同确定的，能够确保在计时结束的时候粗锁已经完成。另外，还可以采用的手段是使用锁定检测电路，但电路结构较为复杂，需要更多的芯片面积为代价。
优选的，在上述的一种用于倍频器电路的延迟锁定环中，所述压控延时单元输出端的信号均是同频率，不同相位的信号。
一种用于倍频器电路的延迟锁定环的锁定方法，包括：
S1：环路粗锁：在所述状态控制机产生鉴频鉴相器和鉴相器的使能控制信号EN，令所述鉴频鉴相器不使能状态，此时鉴相器使能，所述鉴相器的输出信号通过所述选通门输出给所述电荷泵；
S2：环路精锁：当所述状态控制机检测到环路完成粗锁，所述状态控制机令所述鉴频鉴相器开始工作，并将输出通过所述选通门输出给所述电荷泵，所述鉴相器则被置于不使能状态，环路进入精确锁定态并保持该状态。
一种用于倍频器电路的延迟锁定环的应用，所述延迟锁定环用于n次倍频器电路，其中n为任意正整数。
经由上述的技术方案可知，与现有技术相比，本发明公开提供了一种用于倍频器电路的延迟锁定环，能够有效的降低输出时钟的抖动，实现更加精确的相位锁定功能。鉴频鉴相器与鉴相器相互配合，避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动；鉴频鉴相器上的相位比较不是基于电平比较，而是基于上升沿或下降沿的比较，本申请采用上升沿，通过比较两个鉴相信号上升沿到达时间之间的相位差，去控制电荷泵的充电或者放电，而在一个鉴相周期内的剩余时间，鉴频鉴相器输出会保持为高阻状态，此时电荷泵也工作于电压保持状态，不会对环路电容进行充放电的动作，从而保证了最终输出信号的频谱纯度和更低的时钟抖动。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1附图为本发明的结构示意图；
图2附图为本发明的鉴相器电路原理图；
图3附图为本发明的鉴频鉴相器电路原理图；
图4附图为本发明的方法流程图；
图5附图为本发明的压控延时单元的电路原理图；
图6附图为本发明的16种最差工艺角情况下DLL锁定时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例公开了一种用于倍频器电路的延迟锁定环，能够有效的降低输出时钟的抖动，实现更加精确的相位锁定功能。
实施例1：
如图1所示，一种用于倍频器电路的延迟锁定环，包括：压控延时单元1、鉴相器2、鉴频鉴相器3、状态控制机4、选通门5、环路电容6和电荷泵7；压控延时单元1设置有N个，其中N≥4，且为4的正整数倍；N个压控延时单元1依次串联；第一压控延时单元1的输入相位与第N压控延时单元1的输出相位相差360°；鉴频鉴相器3的输入端连接第一压控延时单元1的输入端和第N压控延时单元1的输出端；鉴相器2的输入端连接第一压控延时单元1的输入端和第M压控延时单元1的输出端，其中状态控制机4分别与鉴相器2、鉴频鉴相器3的使能控制端连接，并将输出通过选通门5传输到电荷泵7；环路电容6一端接地，另一端与电荷泵7的输出相连。
为了进一步优化上述技术方案，压控延时单元1采用PMOS的压控MOS管改变压控延时单元1的延时大小。
如图2所示，为了进一步优化上述技术方案，鉴相器2包括异或门、反相器和或非门；异或门的输入为第一压控延时单元1的输入和第M压控延时单元1的输出；异或门的输出与使能控制信号经或非门分为第一PD支路和第二PD支路；其中第一PD支路由异或门的输出经三个反相器的输出与第二PD支路的输出做为或非门的输入，再依次通过四个反相器、选通门5输出UP信号；第二PD支路由异或门的输出经四个反相器的输出与第一PD支路的输出做为或非门的输入，再依次通过四个反相器选通门5输出DOWN信号。
为了进一步优化上述技术方案，鉴频鉴相器3的输入端还包括：控制相位比较边沿的选择信号，分别是上升沿比较选择信号和下降沿比较选择信号。
如图3所示，为了进一步优化上述技术方案，鉴频鉴相器3包括：反相器、异或门、D触发器、与非门和选通门5；鉴频鉴相器3包括第一PFD支路和第二PFD支路；第一PFD支路与第二PFD支路均由异或门、反相器、D触发器的CLK端子、选通门5串联构成；第一PFD支路与第二PFD支路的D触发器的输出做为与非门的输入，与非门的输入与使能控制信号经过下一与非门输出Rst；其中，两个D触发器的D端子与D端子连接，Rst端子与Rst端子连接；选择信号取反和第一压控延时单元1的输入、选择信号取反和第N压控延时单元1的输出分别做为第一PFD支路与第二PFD支路的输入。
为了进一步优化上述技术方案，状态控制机产生鉴频鉴相器和鉴相器的使能控制信号EN，令鉴频鉴相器不使能状态，此时鉴相器使能，实现环路粗锁；当状态控制机4检测到环路完成粗锁定，状态控制机4令鉴频鉴相器3开始工作，并将输出通过选通门5输出给电荷泵7，鉴相器2则被置于不使能状态，环路进入精确锁定态并保持该状态。
为了进一步优化上述技术方案，压控延时单元1输出端的信号均是同频率，不同相位的信号。
压控延时单元数量为N，若指定Fin的输入相位为0度，则在DLL环路锁定状态下，第N个压控延时单元的输出相位为360度。将Fin与第N个压控延时单元的输出共同输入PFD进行相位比较。将Fin与第M个压控延时单元的输出共同输入PD进行相位比较，其中M等于N除以4(M＝N/4)，即锁定状态下第M个压控延时单元的输出相位为90度。
基于D触发器结构的鉴频鉴相器，只比较Fin和Fin延迟一个周期之后(Delay_360)两个信号上升沿之间的相位差(锁定状态下相位差近似为0)，去控制CP的充电或者放电。因而在一个鉴相周期内，鉴相器输出绝大部分时间内保持为高阻状态，此时电荷泵CP工作于电压保持状态，不会对环路电容C进行过多的充放电的动作，从后续的仿真结果也可以看出精确锁定后vctrl电压非常平稳，没有了粗锁状态下的小幅度抖动。
需要说明的是，如果环路中只使用图3的鉴频鉴相器，而不经过图2的鉴相器工作模式，该延迟锁定环是工作在“功能缺陷”状态下的，在某些情况下会不能完成环路锁定。下面加以说明。
在DLL环路里，所有压控延时线上的信号都是相同频率的，所以是不需要鉴频功能的，只要鉴相功能就可以。而基于图3的DFF类型的PFD，在输入两个等频的信号时，根据鉴相使能一瞬间的初始状态，两个输入初始相位的不确定，DLL后续工作状态是不一样的。
假设DLL初始时Vctrl＝0V，此时因为Vctrl电压最小，单元延时的延时很小(延时单元采用PMOS压控MOS管)，需要对环路电容C充电，来提升Vctrl电压，进而增大延时时间。如果鉴相使能信号开始之后，Delay_360(Fin经过N个延时单元之后)的上升沿先到，则UP信号输出1，电容C会不断地充电，延时越来越大，直至环路锁定，这样的工作状态是正确的，但是如果鉴相使能信号开始之后，Fin的上升沿先到，则PFD初始工作时候DOWN信号为1，CP只能对C放电，Vctrl会继续并且一直保持为0，这样就陷入DLL永远无法锁定的循环。
如图4所示，一种用于倍频器电路的延迟锁定环的锁定方法，包括：
S1：环路粗锁：状态控制机4产生鉴频鉴相器和鉴相器的使能控制信号EN，令鉴频鉴相器3不使能状态，此时鉴相器2使能；鉴相器2的输出信号通过选通门5输出给电荷泵7；
S2：环路精锁：当状态控制机4检测到环路完成粗锁，状态控制机4令鉴频鉴相器3开始工作，并将输出通过选通门5输出给电荷泵7，鉴相器2则被置于不使能状态，环路进入精确锁定态并保持该状态。
一种用于倍频器电路的延迟锁定环的应用，延迟锁定环用于n次倍频器电路，其中n为任意正整数。
如图6所示，显示了16种最差工艺角情况下DLL锁定时序仿真图，可以看出在1.6us时间点，DLL完成从粗锁定到精锁定的切换之后，Vctrl上的电压摆动幅度趋于0，本申请避免了鉴相器在环路电容上产生较大的电压波动，进而影响到压控延迟单元的延时抖动，以及输出信号的频谱纯度和时钟抖动，得到稳定的电压。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种用于倍频器电路的延迟锁定环，其特征在于，包括：压控延时单元、鉴相器、鉴频鉴相器、状态控制机、选通门、环路电容和电荷泵；所述压控延时单元设置有N个，其中N≥4，且为4的正整数倍；N个所述压控延时单元依次串联；第一所述压控延时单元的输入相位与第N所述压控延时单元的输出相位相差360°；所述鉴频鉴相器的输入端连接第一所述压控延时单元的输入端和第N所述压控延时单元的输出端；所述鉴相器的输入端连接第一所述压控延时单元的输入端和第M所述压控延时单元的输出端，其中所述状态控制机分别与所述鉴相器、所述鉴频鉴相器的使能控制端进行连接，并将输出通过所述选通门传输到所述电荷泵；所述环路电容一端接地，另一端与所述电荷泵的输出相连。
2.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，第M所述压控延时单元的输出相对于第一所述压控延时单元的输入的相位延迟90°度。
3.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述压控延时单元采用PMOS的压控MOS管改变压控延时单元的延时大小。
4.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述鉴相器包括异或门、反相器和或非门；所述异或门的输入为第一所述压控延时单元的输入和第M所述压控延时单元的输出；所述异或门的输出与使能控制信号经过或非门分为第一PD支路和第二PD支路；其中所述第一PD支路由所述异或门的输出经三个所述反相器的输出与所述第二PD支路的输出做为或非门的输入，再依次通过四个所述反相器、选通门输出UP信号；所述第二PD支路由所述异或门的输出经四个所述反相器的输出与所述第一PD支路的输出做为或非门的输入，再依次通过四个所述反相器选通门输出DOWN信号。
5.根据权利要求4所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述鉴频鉴相器的输入端还包括：控制相位比较边沿的选择信号，分别是上升沿比较选择信号和下降沿比较选择信号。
6.根据权利要求5所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述鉴频鉴相器包括：反相器、异或门、D触发器、与非门和选通门；所述鉴频鉴相器包括第一PFD支路和第二PFD支路；所述第一PFD支路与第二PFD支路均由所述异或门、反相器、D触发器的CLK端子、选通门串联构成；所述第一PFD支路与第二PFD支路的D触发器的输出做为与非门的输入，与非门的输入与使能控制信号经过下一与非门输出Rst；其中，两个所述D触发器的D端子与D端子连接，Rst端子与Rst端子连接；所述选择信号取反和第一所述压控延时单元的输入、所述选择信号取反和第N所述压控延时单元的输出分别做为所述第一PFD支路与第二PFD支路的输入。
7.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，环路粗锁时，所述状态控制机产生鉴频鉴相器和鉴相器的使能控制信号，令所述鉴频鉴相器不使能状态，鉴相器使能；当状态控制机通过计时器计时结束信号检测到环路完成粗锁定，所述状态控制机令所述鉴频鉴相器开始工作，并将输出通过选通门输出给电荷泵，所述鉴相器则被置于不使能状态，环路进入精确锁定态并保持该状态。
8.根据权利要求1所述的一种用于倍频器电路的延迟锁定环，其特征在于，所述压控延时单元输出端的信号均是同频率，不同相位的信号。
9.一种根据权利要求1-8任一项所述的用于倍频器电路的延迟锁定环的锁定方法，其特征在于，包括：
S1：环路粗锁：在所述状态控制机产生鉴频鉴相器和鉴相器的使能控制信号EN，令所述鉴频鉴相器不使能状态，此时鉴相器使能态，所述鉴相器的输出信号通过所述选通门输出给所述电荷泵；
S2：环路精锁：当所述状态控制机检测到环路完成粗锁，所述状态控制机令所述鉴频鉴相器开始工作，并将输出通过所述选通门输出给所述电荷泵，所述鉴相器则被置于不使能状态，环路进入精确锁定态并保持该状态。
10.一种根据权利要求1-8任一项所述的用于倍频器电路的延迟锁定环的应用，其特征在于，所述延迟锁定环用于n次倍频器电路，其中n为任意正整数。
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