CN102132493A - 低功率射频分频器 - Google Patents

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CN102132493A CN2009801326477A CN200980132647A CN102132493A CN 102132493 A CN102132493 A CN 102132493A CN 2009801326477 A CN2009801326477 A CN 2009801326477A CN 200980132647 A CN200980132647 A CN 200980132647A CN 102132493 A CN102132493 A CN 102132493A
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Abstract

根据本发明，一种经配置用于在高频下操作的多模分频器(MMD)电路可包括多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号。所述MMD电路还可包括脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号。所述二分频或三分频单元的级联及所述脉冲展宽电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。每一二分频或三分频单元可经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。

Description

低功率射频分频器
技术领域
本发明大体来说涉及电子电路。更具体地说，本发明涉及低功率射频分频器。
背景技术
在一些通信系统中，分频器从输入信号产生较低频率。举例来说，在一个应用中，分频器为锁相环路(PLL)的一部分，其利用压控振荡器(VCO)来产生所要频率的RF时钟信号。将所述RF时钟信号输入到分频器，所述分频器产生较低频率信号。将所述较低频率信号连同参考信号输入到相位频率检测器。电荷泵由所述相位频率检测器的输出控制。将电荷泵输出连接到环路滤波器以控制VCO的频率，使得所述较低频率信号的相位及频率匹配于所述参考信号的相位及频率。此操作导致产生较高频率但仍被相位锁定于所述参考信号的RF时钟信号。
所述参考信号可具有比VCO输出信号低的频率。PLL可使用分频器以使得VCO输出信号频率为参考信号频率的倍数。数字逻辑可控制分频器以允许分频器用时变值对VCO输出信号进行分频。此操作可有效地允许VCO输出频率可为参考信号的非整数倍的信号。
可在具有各种发射器及接收器的无线通信装置中利用此类型的PLL。处理射频信号的电路(包括分频器)应适于处理操作的高频。
附图说明
图1说明射频(RF)锁相环路(PLL)电路，其包括使用全摆幅互补金属氧化物半导体(CMOS)电路所实施的多模分频器(MMD)电路；
图2说明使用锁相环路电路的方法；
图2A说明对应于图2的方法的装置加功能框；
图3说明所述MMD电路中的二分频或三分频单元的级联；
图4为二分频或三分频单元的高级框图；
图5为所述二分频或三分频单元内的第一动态触发器的晶体管级图；
图6说明所述二分频或三分频单元内的第二动态触发器及与非门；
图7为说明MMD电路内的脉冲展宽电路的晶体管级图；
图8说明MMD电路内的与晶体管大小设定有关的优化的实例；及
图9说明可在无线装置中利用的各种组件。
具体实施方式
分频器电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。全摆幅CMOS电路的使用可提供优于其它可能实施方案(例如电流模式逻辑(CML)实施方案)的某些优点。举例来说，与使用CML所实施的分频器电路相比，使用全摆幅CMOS电路所实施的分频器电路可能需要较少功率，占用较少空间，且产生较少噪声。
然而，对于一些应用，用全摆幅CMOS电路所实施的已知分频器可能不能在足够高的频率下操作。本发明涉及用全摆幅CMOS电路实施且经配置用于高频操作的分频器电路。
根据本发明，一种经配置用于在高频下操作的多模分频器(MMD)电路可包括接收输入时钟信号的时钟输入端，及输出所述输入时钟信号的分频后版本作为输出时钟信号的时钟输出端。所述MMD电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。所述MMD电路可经配置用于至少4GHz的操作频率。
根据本发明，一种产生具有所要频率的输出信号的锁相环路可包括产生控制电压的相位频率检测器。所述锁相环路还可包括压控振荡器，所述压控振荡器产生信号，其频率取决于由所述相位频率检测器产生的所述控制电压。所述锁相环路还可包括多模分频器电路(MMD)，所述MMD对从所述压控振荡器输出的信号进行分频。所述MMD电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。所述MMD电路可经配置用于至少4GHz的操作频率。
根据本发明，一种经配置用于在高频下操作的多模分频器(MMD)电路可包括用于对输入时钟信号进行分频以产生脉冲信号的装置。所述MMD电路还可包括用于延长所述脉冲信号的持续时间从而输出输出时钟信号的装置。所述MMD电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。所述MMD电路可经配置用于至少4GHz的操作频率。
根据本发明，一种经配置用于在高频下操作的多模分频器(MMD)电路可包括多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号。所述MMD电路还可包括脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号。二分频或三分频单元的所述级联及所述脉冲展宽电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。每一二分频或三分频单元可经组织以使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
根据本发明，一种产生具有所要频率的输出信号的锁相环路可包括相位频率检测器、电荷泵及环路滤波器，所述相位频率检测器、电荷泵及环路滤波器产生控制电压。所述锁相环路还可包括压控振荡器，所述压控振荡器产生信号，其频率取决于所述控制电压。所述锁相环路还可包括多模分频器电路(MMD)，所述MMD对从所述压控振荡器输出的信号进行分频。所述MMD电路可包括多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号。所述MMD电路还可包括脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号。二分频或三分频单元的所述级联及所述脉冲展宽电路可使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。每一二分频或三分频单元可经组织以使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
图1说明射频(RF)锁相环路(PLL)电路102。RF PLL电路102包括产生RF时钟信号的压控振荡器(VCO)104。可将所述RF时钟信号提供到收发器。还将所述RF时钟信号提供到分频器，所述分频器被实施为所描绘的RF PLL电路102中的多模分频器(MMD)。
图1中展示的RF PLL电路102包括MMD电路108。MMD电路108是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施。MMD电路108对所述RF时钟信号进行分频，从而产生Fv 110。
MMD电路106的使用可提供优于通过CML逻辑实施的现有技术MMD电路的某些优点。举例来说，与现有技术CML MMD电路相比，MMD电路108可能需要较少的功率，占用较少的空间，且产生较少的噪声。
有利地，MMD电路108经优化使得其可在高时钟频率(例如，至少4GHz)下操作。这是使用优化的组合实现。举例来说，布置MMD电路108内的逻辑，以便使关键路径(即，对电路106能够操作的频率有所影响的路径)的门延迟最小化。另一优化是使用无输入反相器或输出反相器的动态触发器。另一优化为对所使用的晶体管中的一些的大小进行设定，以便使峰值操作频率最大化。另一优化为将MMD电路108的布局结构化以实现高频(即，通过大量漏极共享及最少时钟布线)。以下将更详细描述这些优化中的每一者。
晶体振荡器(TCXO)114产生参考信号Fr。由晶体振荡器缓冲器(XO BUF)118缓冲所述参考信号Fr。
相位频率检测器(PFD)120对Fv及Fr的相位进行比较。基于此比较，PFD 120控制电荷泵(CP)112，使电荷流出或流入到环路滤波器124中。环路滤波器124产生调谐电压Vtune。所述调谐电压Vtune被反馈到VCO 104，且所述调谐电压Vtune控制VCO 104的频率。
MMD电路108对RF时钟信号进行分频的因子取决于整数分频比N。Δ-∑调制器(DSM)128使得有可能除以非整数值。DSM 128改变整数分频比N以便维持所要的平均比。举例来说，为除以193.5，可使分频比在193与194之间均匀交替。作为另一实例，为除以193.1，可交替分频比以使得MMD电路108在九个周期内除以193，且在一个周期内除以194。求和器134将整数分频比N与由DSM 128提供的值m相加以产生瞬时整数分频比。
图2说明使用锁相环路电路102的方法200。根据方法200，相位频率检测器120、电荷泵112及环路滤波器124产生(202)控制电压Vtune。压控振荡器104产生(204)信号Fv，其频率取决于所述控制电压Vtune。
MMD电路108对从压控振荡器104输出的信号Fv进行分频。MMD电路108包括多个(例如，七个)二分频或三分频单元的级联，所述级联操作以对输入时钟信号进行分频(206)以便产生脉冲信号。MMD电路108还包括脉冲展宽电路，所述脉冲展宽电路操作以延长(208)所述脉冲信号的持续时间，从而输出输出时钟信号。以下将更详细描述包括二分频或三分频单元的所述级联及所述脉冲展宽电路的MMD电路108的操作。
可通过对应于图2A中所说明的装置加功能框200A的各种硬件及/或软件组件及/或模块来执行以上所描述的图2的方法200。换句话说，图2中所说明的框202到208对应于图2A中所说明的装置加功能框202A到208A。
图3说明MMD电路108中的七个级联式二分频或三分频(Div23)单元336。每一Div23单元336能够除以二或除以三。
每一Div23单元336包括以下输入：clk、clkB、S及MCINB。每一Div23单元336包括以下输出：Q、QB及MCOB。以下将更详细解释这些输入及输出。
信号clk及clkB(所述信号为全摆幅互补时钟)被输入到第一Div23单元336a。第一Div23单元336a对clk及clkB进行分频，从而产生D0及D0B，接着将D0及D0B作为输入提供到第二单元336b。第二Div23单元336b对D0及D0B进行分频，从而产生D1及D1B，接着将D1及D1B作为输入提供到第三单元336c。第三单元336c对D1及D1B进行分频，从而产生D2及D2B，接着将D2及D2B作为输入提供到第四单元336d。此操作继续，直到第七单元336g对D5及D5B进行分频，从而产生D6及D6B。
如以上所指示，每一Div23单元336包括MCOB输出。从所述MCOB输出输出反相最大计数输出信号(MCOB<n>)。当针对特定Div23单元336已达到“最大计数”时，由所述Div23单元336输出的MCOB<n>信号变为高。以下将更详细对此进行描述。
另外，每一Div23单元336包括接收S1V<n>信号的S输入。针对特定Div23单元336的S输入指示所述Div23单元336除以二还是除以三。如果S输入为低，则所述Div23单元336除以二。如果S输入为高，则所述Div23单元336除以三。
每一Div23单元336最初除以二。一旦第七单元336f除以二，所述单元便评估其S输入。如果S输入为高，则其将除以三，这意味着在MCOB<6>变为高之前(即，在其达到其“最大计数”之前)，将有一个额外输入时钟周期。在下一时钟周期上，于D4的下一上升沿上，第六单元336f将接着取决于其S输入为高还是为低而在其再次遇见的第二或第三时钟上产生MCOB<5>信号。此过程沿Div23单元336的级联倒退地继续，直到MCOB<0>变为高。
MCOB<0>信号为短脉冲信号。接着将MCOB<0>信号提供到脉冲展宽电路，所述脉冲展宽电路延长MCOB<0>信号的持续时间以便产生输出时钟信号。以下将更详细对此进行描述。
如以上所论述，MMD电路108经优化以使得其可在高时钟频率下操作。这些优化中的一些涉及每一个别Div23单元336的内部组织及布局。
图4为Div23单元336的高级框图。所述Div23单元336包括第一动态触发器438、第二动态触发器440、第一反相器442、第二反相器444、第三反相器446、第一与非(NAND)门448、第二与非门450、第三与非门452，及或非门454。
Div23单元336包括clk输入。所述clk输入取决于所述Div23单元336在Div23单元336a到336g的总级联中位于何处而接收互补输入时钟信号(即，clk/clkB信号)或互补分频后时钟信号(即，D0/D0B、D1/D1B，等等)。
Div23单元336还包括S输入，所述S输入如以上所陈述而指示Div23单元336除以二还是除以三。Div23单元336还包括Q输出及QB输出，其中Q及QB为互补信号。Q输出及QB输出为互补时钟输入的分频后版本。举例来说，如果Div23单元336为总级联中的第一Div23单元336a，则互补时钟输入为clk及clkB且互补分频后输出为D0及D0B。如果Div23单元336为总级联中的第二Div23单元336b，则互补时钟输入为D0及D0B且互补分频后输出为D1及D1B，等等。
Div23单元336还包括反相最大计数输入(MCINB)信号，将所述信号反相以产生MCIN信号。MCINB/MCIN信号指示下游Div23单元336是否已达到其最大计数。举例来说，如果Div23单元336为级联中的第一Div23单元336a，则MCINB/MCIN信号将指示第二Div23单元336b是否已达到其最大计数。
除了当MCINB为低(且MCIN为高)(此情形指示下游Div23单元336已达到其最大计数)时，Div23单元336除以二。在所述点处，评估S输入。如果S输入为高，则Div23单元336在MCOB变为高之前等待再一个输入时钟周期。
每分频周期有一次MCINB为低(且MCIN为高)。级联式Div23单元336a到336f的总目标为除以某一数字N。因此，每N个输入时钟周期一次，MCINB变为低，且其保持为低。当MCINB为低时，则Div23单元336评估S。如果S为低，则MCOB变为高。然而，如果S为高，则Div23单元336在MCOB变为高之前等待一个额外输入时钟周期。
由第一动态触发器438输出2_3信号且提供其作为对第一与非门448的输入。如果MCINB为低且S为高，则2_3信号为低，且Q在额外周期内保持为高(即，Div23单元336除以三)。否则，2_3信号为高，且Q双态触发。
从第二动态触发器440到第一动态触发器438的路径可被视为Div23单元336的关键路径488。此关键路径488为一个确定Div23单元336(且因此，总MMD电路108)能够正确操作的最高频率的因素。
有利地，Div23单元336内的逻辑经布置以便使此关键路径488的门延迟最小化。举例来说，第一动态触发器438及第二动态触发器440不包括输入反相器或输出反相器。因此，这些动态触发器438、440仅包括两个通过门延迟及一个反相器延迟。以下将更详细对此进行描述。
另外，关键路径448的位于第二动态触发器440与第一动态触发器438之间的部分仅包括两个逻辑级，即第二反相器442及或非门454。Div23单元的先前实施方案包括介于触发器之间的至少三个逻辑级。关键路径488中从三个逻辑级减少到两个逻辑级为一个有助于使总MMD电路108有可能能够在高频下操作的因素。
应注意，在关键路径488外(即，通过第二与非门450)组合MCIN输入与S输入。进行此操作以便使关键路径488中所包括的逻辑级的数目最小化。
图5为第一动态触发器438的晶体管级图。第一动态触发器438包括第一晶体管456、第二晶体管458、第三晶体管460、第四晶体管462、第五晶体管464及第六晶体管466。
第一晶体管456及第二晶体管458形成第一通过门468。第三晶体管460及第四晶体管462形成反相器470。第五晶体管464及第六晶体管466形成第二通过门472。
在第一通过门468内，clkB信号连接到第一晶体管456的栅极，且clk信号连接到第二晶体管458的栅极。在第二通过门472内，clk信号连接到第五晶体管464的栅极，且clkB信号连接到第六晶体管466的栅极。
d0信号连接到第一晶体管456及第二晶体管458的漏极。d0信号可被视为对第一动态触发器438的输入。
q0B信号连接到第五晶体管464及第六晶体管466的源极。q0B信号可被视为第一动态触发器438的输出。
当clk为低(且clkB为高)时，则接通第一晶体管456及第二晶体管458。因此，d0传播到y0，y0接着由反相器470反相，从而产生y0B。
当clk上升时，第一晶体管456及第二晶体管458断开。因此，y0处于高阻抗状态。换句话说，y0被隔离，且y0由于第一晶体管456及第二晶体管458的寄生电容而保持处于同一电压。因此，y0追踪d0在半个时钟周期内的改变。当clk变为高时，y0保持当clk为高时所取样的值。
当clk上升时，接通第五晶体管464及第六晶体管466，因此将y0B驱动到q0B上。所述操作继续，直到clk再次变为低。当clk变为低时，断开第五晶体管464及第六晶体管466，因此q0B不改变。
因此，第一通过门468允许y0仅当clk为低时改变。第二通过门472允许q0B仅当clk为高时改变。将这两个通过门468、472综合起来，仅允许q0B在clk的上升沿处改变。更具体地说，当clk为低时，y0首先改变，这使y0B改变。然而，y0B仅在clk已为低达某一小段时间之后改变。因为clk已为低达某一小段时间，所以这意味着第五晶体管464及第六晶体管466被断开。因此，尽管y0B改变，但q0B在此时不改变，因为介于y0B与q0B之间的晶体管464、466被断开。当clk变为高时，将y0B驱动到q0B上。在clk变为高的一瞬间，q0B可改变，且接着q0B在clk的下一上升沿以前不再改变。
可与图5中所展示的第一动态触发器438类似地配置Div23单元336中的第二动态触发器440。将在图6中展示第二动态触发器440且结合图6对其进行简要描述。
反相器通常用来缓冲触发器的输入及输出。然而，Div23单元336中的第一动态触发器438不包括输入反相器或输出反相器。Div23单元336中的第二动态触发器440也不具有输入反相器或输出反相器。因此，这些动态触发器438、440仅包括两个通过门延迟及一个反相器延迟。通过消除输入反相器及输出反相器，减少关键路径488中的延迟。输入反相器及输出反相器的消除为一个有助于使总MMD电路108有可能能够在高频下操作的因素。
图6为说明图4的Div23单元336中的第二动态触发器440及与非门452的晶体管级图。第二动态触发器440包括第一晶体管656、第二晶体管658、第三晶体管660、第四晶体管662、第五晶体管664及第六晶体管666。第一晶体管656及第二晶体管658形成第一通过门668。第三晶体管660及第四晶体管662形成反相器670。第五晶体管664及第六晶体管666形成第二通过门672。
在第一通过门668内，clkB信号连接到第一晶体管656的栅极，且clk信号连接到第二晶体管658的栅极。在第二通过门672内，clk信号连接到第五晶体管664的栅极，且clkB信号连接到第六晶体管666的栅极。
d1信号连接到第一晶体管656及第二晶体管658的漏极。d1信号可被视为对第二动态触发器440的输入。
q1B信号连接到第五晶体管664及第六晶体管666的源极。q1B信号可被视为第二动态触发器440的输出。
第二动态触发器440与关于图5所描述的第一动态触发器438类似地操作。第一通过门668允许y1仅当clk为低时改变。第二通过门672允许q1B仅当clk为高时改变。将这两个通过门668、672放置在一起，仅允许q1B在clk的上升沿处改变。
如以上所指示，MMD电路108内的逻辑经优化以便使关键路径的门延迟最小化。这些优化中的一者为，存在从输入时钟信号(clk)的上升沿到输出时钟信号(FvC1V)的上升沿的快速路径。此有助于使供应诱发的抖动(即，电源上的噪声的变化会影响输出时钟的时序的程度)最小化。从输入时钟的上升沿到输出时钟的上升沿的快速路径由从输入时钟的上升沿到MCOB<0>的快速路径及从MCOB<0>到FvC1V的上升沿的快速路径组成。
在图6中展示从clk的上升沿到MCOB<0>的快速路径。如以上所指示，当clk变为高时，q1B可改变。这是因为，当clk变为高时，晶体管664、666接通，从而允许y1B传播到q1B。q1B信号连接到与非门452内的晶体管676。从此晶体管676的漏极获取MCOB信号。因此，从输入时钟的上升沿到MCOB<0>仅有一个门延迟(即，与非门452中的晶体管676)。从clk的上升沿到MCOB<0>的快速路径为一个有助于使供应诱发的抖动最小化的因素，当MMD电路108在高频下操作时，抖动最小化可改进所述电路的总性能。
如以上所指示，MCOB<0>信号为短脉冲信号。将MCOB<0>信号提供到脉冲展宽电路，所述脉冲展宽电路延长MCOB<0>信号的持续时间以便产生输出时钟信号FvC1V。图7为说明实施为RS锁存器778的脉冲展宽电路778的晶体管级图。
RS锁存器778包括第一与非门780及第二与非门782。将MCOB<0>信号输入到第二与非门782。将称为MCOBpulseB的信号输入到第一与非门780。由第二与非门782输出FvC1V信号。
将第一与非门780及第二与非门782的输出交叉耦合。因此，所述两个与非门780、782形成RS锁存器778，每当一个输入变为低时，所述RS锁存器778使其输出变为高。确切地说，当MCOB<0>变为低时，则输出FvC1V变为高。
MCOBpulseB信号为复位信号。MCOBpulseB信号在某一百分比(例如，20％)的总时钟周期时间之后使RS锁存器778复位。
如以上所指示，RS锁存器778可被视为脉冲展宽电路。MCOB<0>为非常快的脉冲。MCOB<0>仅在一个RF时钟周期内为高。RS锁存器778接收MCOB<0>作为输入，且RS锁存器778输出信号(FvC1V)，所述信号在某一百分比的低得多的频率(例如，40MHz)时钟周期内保持为高。换句话说，短脉冲MCOB<0>用以设定RS锁存器778。MCOB<0>在若干个时钟周期内保持设定，直到复位信号MC06pulseB变为低，且所述复位信号RS使锁存器778复位。
如以上所指示，MMD电路108内的逻辑经优化以便使关键路径的门延迟最小化。这些优化中的一者为，存在从输入时钟信号(clk)的上升沿到输出时钟信号(FvC1V)的上升沿的快速路径。此有助于使供应诱发的抖动最小化。从输入时钟的上升沿到输出时钟的上升沿的所述快速路径由从输入时钟的上升沿到MCOB<0>的快速路径及从MCOB<0>到FvC1V的上升沿的快速路径组成。
在图7中展示从MCOB<0>到FvC1V的上升沿的快速路径。确切地说，在MCOB<0>与FvC1V的上升沿之间仅有一个门延迟(与非门782中的晶体管790)。
因此，从输入时钟的上升沿到FvC1V的上升沿仅有两个门延迟。如以上所论述，从输入时钟的上升沿到MCOB<0>有一个门延迟(即，与非门452中的晶体管676)。接着，如刚才所提及，在MCOB<0>与FvC1V的上升沿之间仅有一个门延迟(与非门782中的晶体管790)。从clk的上升沿到FvC1V的上升沿的所述快速路径为一个有助于使供应诱发的抖动最小化的因素，当MMD电路108在高频下操作时，抖动最小化可改进所述电路的总性能。
如以上所指示，MMD电路108经优化以使得其可在高时钟频率下操作。先前已论述这些优化中的若干者。另一优化为对MMD电路108中所使用的晶体管中的一些晶体管的大小进行设定以便使峰值操作频率最大化。
图8说明与晶体管大小设定有关的优化的实例。确切地说，图8说明Div23单元336中的或非门454。或非门454包括第一晶体管884、第二晶体管886、第三晶体管888、第四晶体管890、第五晶体管892及第六晶体管894。q1信号被输入到或非门454。
第一晶体管884及第二晶体管886两者均具有3.2μ的宽度。第三晶体管具有700nm的宽度。(所有三个晶体管884、886、888均具有100nm的长度。)因此，第一晶体管884及第二晶体管886的宽度与第三晶体管888的宽度之间的比例为大约5∶1。
第四晶体管890及第五晶体管892的宽度与第一晶体管884及第二晶体管886的宽度(即，3.2μ)相同。第六晶体管894的宽度与第三晶体管888的宽度(即，700nm)相同。因此，第四晶体管890及第五晶体管892的宽度与第六晶体管894的宽度之间的比例也为大约5∶1。
此比例大于或非门的常规CMOS实施方案中的对应比例(其为约4∶1)。换句话说，第一晶体管884及第二晶体管886以及第四晶体管890及第五晶体管892比其将在或非门的常规CMOS实施方案中宽。
增大晶体管884、886及晶体管890、892的宽度为与MMD电路108中的晶体管的大小设定有关的优化的一个实例。因为晶体管的速度随宽度增大，所以增大的晶体管宽度为一个有助于使总MMD电路108有可能能够在高频下操作的因素。
另一优化为对MMD电路108的布局进行优化以实现高频(即，通过大量漏极共享及最少时钟布线)。
图9说明可在无线装置902中利用的各种组件。无线装置902是可利用本文中所描述的MMD电路108的装置的实例。无线装置902可为基站或远程台。
无线装置902可包括处理器904，所述处理器904控制无线装置902的操作。处理器904也可被称作中央处理单元(CPU)。存储器906(其可包括只读存储器(ROM)及随机存取存储器(RAM)两者)将指令及数据提供到处理器904。存储器906的一部分还可包括非易失性随机存取存储器(NVRAM)。处理器904通常基于存储于存储器906内的程序指令而执行逻辑及算术运算。存储器906中的指令可为可执行的以实施本文中所描述的方法。
无线装置902还可包括外壳908，所述外壳908可包括发射器910及接收器912以允许无线装置902与远程位置之间的数据发射及接收。可将发射器910及接收器912组合成收发器914。天线916可附接到外壳908且电耦合到收发器914。无线装置902还可包括(未图示)多个发射器、多个接收器、多个收发器及/或多个天线。
无线装置902还可包括信号检测器918，所述信号检测器918可用来检测并量化由收发器914接收的信号的电平。信号检测器918可检测例如总能量、每伪噪声(PN)码片的导频能量、功率谱密度及其它信号的信号。无线装置902还可包括用于在处理信号时使用的数字信号处理器(DSP)920。
无线装置902的各种组件可由总线系统922耦合在一起，所述总线系统922除了包括数据总线外还可包括电力总线、控制信号总线及状态信号总线。然而，为了清晰起见，在图9中将各种总线说明为总线系统922。
应理解，权利要求书不限于以上所说明的精确配置及组件。在不脱离权利要求书的范围的情况下，可在本文中所描述的系统、方法及设备的布置、操作及细节方面作出各种修改、改变及变化。

Claims (34)

1.一种经配置用于在高频下操作的多模分频器(MMD)电路，其包含：
多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号；以及
脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号；
其中所述二分频或三分频单元的级联及所述脉冲展宽电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
2.根据权利要求1所述的MMD电路，其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
3.根据权利要求2所述的MMD电路，其中所述第一动态触发器及所述第二动态触发器均不包括输入反相器或输出反相器。
4.根据权利要求2所述的MMD电路，其中所述动态触发器中的两者均包含两个通过门及一反相器，且其中所述通过门中的每一者经配置使得允许输出仅在所述输入时钟信号的上升沿处改变。
5.根据权利要求1所述的MMD电路，其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
6.根据权利要求5所述的MMD电路，其中所述两个门延迟包含：
从所述输入时钟信号的所述上升沿到所述脉冲信号的第一门延迟；以及
从所述脉冲信号到所述输出时钟信号的第二门延迟。
7.根据权利要求1所述的MMD电路，其中所述脉冲展宽电路包含RS锁存器。
8.根据权利要求2所述的MMD电路，其中每一二分频或三分频单元经组织使得多个输入在所述关键路径外被组合。
9.一种产生具有所要频率的输出信号的锁相环路，其包含：
相位频率检测器、电荷泵及环路滤波器，其产生控制电压；
压控振荡器，其产生信号，所述信号的频率取决于所述控制电压；以及
多模分频器(MMD)电路，其对从所述压控振荡器输出的所述信号进行分频，其中所述MMD电路包含多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号，且其中所述MMD电路进一步包含脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号；
其中所述二分频或三分频单元的级联及所述脉冲展宽电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
10.根据权利要求9所述的锁相环路，其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
11.根据权利要求10所述的锁相环路，其中所述第一动态触发器及所述第二动态触发器均不包括输入反相器或输出反相器。
12.根据权利要求10所述的锁相环路，其中所述动态触发器中的两者均包含两个通过门及一反相器，且其中所述通过门中的每一者经配置使得允许输出仅在所述输入时钟信号的上升沿处改变。
13.根据权利要求9所述的锁相环路，其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
14.根据权利要求13所述的锁相环路，其中所述两个门延迟包含：
从所述输入时钟信号的所述上升沿到所述脉冲信号的第一门延迟；以及
从所述脉冲信号到所述输出时钟信号的第二门延迟。
15.根据权利要求9所述的锁相环路，其中所述脉冲展宽电路包含RS锁存器。
16.根据权利要求10所述的锁相环路，其中每一二分频或三分频单元经组织使得多个输入在所述关键路径外被组合。
17.一种经配置用于在高频下操作的多模分频器(MMD)电路，其包含：
时钟输入端，其接收输入时钟信号；
时钟输出端，其输出所述输入时钟信号的分频后版本作为输出时钟信号；
其中所述MMD电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
18.根据权利要求17所述的MMD电路，其进一步包含：
多个二分频或三分频单元的级联，所述级联对所述输入时钟信号进行分频以产生脉冲信号；以及
脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出所述输出时钟信号；
其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
19.根据权利要求18所述的MMD电路，其中所述第一动态触发器及所述第二动态触发器均不包括输入反相器或输出反相器。
20.根据权利要求18所述的MMD电路，其中所述动态触发器中的两者均包含两个通过门及一反相器，且其中所述通过门中的每一者经配置使得允许输出仅在所述输入时钟信号的上升沿处改变。
21.根据权利要求18所述的MMD电路，其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
22.一种产生具有所要频率的输出信号的锁相环路，其包含：
相位频率检测器，其产生控制电压；
压控振荡器，其产生信号，所述信号的频率取决于由所述相位频率检测器产生的所述控制电压；以及
多模分频器电路(MMD)，其对从所述压控振荡器输出的所述信号进行分频；
其中所述MMD电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
23.根据权利要求22所述的锁相环路，其中所述MMD电路包含：
多个二分频或三分频单元的级联，所述级联对输入时钟信号进行分频以产生脉冲信号；以及
脉冲展宽电路，所述脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号；
其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
24.根据权利要求23所述的锁相环路，其中所述第一动态触发器及所述第二动态触发器均不包括输入反相器或输出反相器。
25.根据权利要求23所述的锁相环路，其中所述动态触发器中的两者均包含两个通过门及一反相器，且其中所述通过门中的每一者经配置使得允许输出仅在所述输入时钟信号的上升沿处改变。
26.根据权利要求23所述的锁相环路，其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
27.一种使用经配置以在高频下操作的多模分频器(MMD)电路的方法，其包含：多个二分频或三分频单元的级联对输入时钟信号进行分频以产生脉冲信号；以及脉冲展宽电路延长所述脉冲信号的持续时间，从而输出输出时钟信号；其中所述二分频或三分频单元的级联及所述脉冲展宽电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
28.根据权利要求27所述的方法，其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
29.根据权利要求28所述的方法，其中所述第一动态触发器及所述第二动态触发器均不包括输入反相器或输出反相器。
30.根据权利要求28所述的方法，其中所述动态触发器中的两者均包含两个通过门及一反相器，且其中所述通过门中的每一者经配置使得允许输出仅在所述输入时钟信号的上升沿处改变。
31.根据权利要求27所述的方法，其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
32.一种经配置用于在高频下操作的多模分频器(MMD)电路，其包含：
用于对输入时钟信号进行分频以产生脉冲信号的装置；以及
用于延长所述脉冲信号的持续时间从而输出输出时钟信号的装置；
其中所述MMD电路是使用全摆幅互补金属氧化物半导体(CMOS)电路来实施；且
其中所述MMD电路经配置用于至少4GHz的操作频率。
33.根据权利要求32所述的MMD电路，其中所述用于对所述输入时钟信号进行分频以产生所述脉冲信号的装置包含多个二分频或三分频单元的级联，且其中每一二分频或三分频单元经组织使得所述二分频或三分频单元的关键路径包含第一动态触发器、第二动态触发器，及介于所述第一动态触发器与所述第二动态触发器之间的至多两个逻辑级。
34.根据权利要求32所述的MMD电路，其中所述用于延长所述脉冲信号的持续时间的装置包含脉冲展宽电路，且其中所述二分频或三分频单元的级联及所述脉冲展宽电路经组织使得在所述输入时钟信号的所述上升沿与所述输出时钟信号的上升沿之间有至多两个门延迟。
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