CN115694477B - 一种基于小范围死区产生模块架构的亚采样锁相环 - Google Patents
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Abstract
本发明公开了一种基于小范围死区产生模块架构的亚采样锁相环，涉及新一代信息技术，针对现有技术中重新锁定时间较长的问题提出本方案。特征在于设置特定的小范围死区产生模块结构，接收振荡信号fVCO以缩减死区的时间跨度。其优点在于，引入振荡信号fVCO和延时复位作为调整参数，使得死区的时间长度大大缩减，重新锁定过程可以低至0.14μs。
Description
技术领域
本发明涉及新一代信息技术，尤其涉及一种基于小范围死区产生模块架构的亚采样锁相环。
背景技术
锁相环广泛应用于众多高端、高性能的集成电路芯片比如中央处理器,高速高精度模数数模转换器，高性能光通信及无线射频通信芯片。在传统的锁相环系统中，由于反馈回路中分频器的存在，来自鉴频鉴相器和电荷泵的噪声被乘以N2，其中N为分频器的分频比，从而导致锁相环系统整体的噪声性能变差。
相对于传统的锁相环系统，亚采样锁相环基于一个亚采样原理的鉴相器，用低频的参考时钟信号去采样高频的压控振荡器输出信号来获得二者之间的相位差。由于亚采样能等效的把参考时钟信号的频率放大N倍，这个全新的锁相环在反馈回路中不再需要分频器来维持参考时钟信号和压控振荡器输出信号之间的频率关系，由于反馈回路中不存在分频器，则来自鉴相器和电荷泵的噪声不会被乘以N2，从而提升系统噪声性能。
虽然亚采样锁相环具有非常优越的相位噪声性能，但是在亚采样鉴相器中，参考时钟信号对压控振荡器的输出信号进行直接采样。由于压控振荡器输出信号本身正弦曲线的特性，则亚采样鉴相器的鉴相范围为(-TVCO/2，TVCO/2)，其中TVCO为压控振荡器输出信号的周期。在时间域，压控振荡器的输出频率一般都很高，所以周期很短，因此亚采样鉴相器的捕获范围非常小。在外部干扰的作用下，干扰通常来自于压控振荡器的电源或者衬底的耦合作用，通常会超出亚采样鉴相器的捕获范围。由于亚采样鉴相器本身的缺陷，并不能分辨所需锁定频率以及其谐波分量，不能锁定在正确的频率上。由于频率锁定回路中死区的存在，需要一定时间去积累相位误差，当相位误差超出死区范围后，此时频率锁定回路开启，由于频率锁定回路的作用，系统最终还是可以恢复锁定状态。但是由于死区的必然存在，需要较长的时间积累相位误差以打开死区，导致重新锁定需要较长的时间，这在许多的应用中是不可接受的。
现有技术中出现了文件CN 114978160 A《一种快速锁定的亚采样锁相环及锁相方法》对重新锁定时间进行缩减，但其也只能将时间控制在0.4μs的水平，仍然不能满足要求日益提高的高精度系统使用。
发明内容
本发明目的在于提供一种基于小范围死区产生模块架构的亚采样锁相环，以解决上述现有技术存在的问题。
本发明中所述一种基于小范围死区产生模块架构的亚采样锁相环，包括：
压控振荡器，用于生成振荡信号fVCO；
参考时钟，用于生成参考信号fREF；
亚采样回路，接收所述振荡信号fVCO和参考信号fREF并对环路滤波器输出锁相信号；
频率锁定回路，用于接收所述振荡信号fVCO并进行初始频率锁定；包括鉴频鉴相器、小范围死区产生模块、电荷泵和分频器，所述分频器输入端连接所述压控振荡器输出端，分频器的分频信号fDIV连接所述鉴频鉴相器，所述鉴频鉴相器的输出端连接所述小范围死区产生模块后再经过所述电荷泵连接环路滤波器；
当所述振荡信号fVCO和参考信号fREF之间的相位误差大于等于阈值时，所述小范围死区产生模块对环路滤波器输出锁频信号；当所述振荡信号fVCO和参考信号fREF之间的相位误差小于阈值时，所述小范围死区产生模块不使能；
环路滤波器，用于接收所述锁相信号和所述锁频信号并控制所述压控振荡器振荡；
所述小范围死区产生模块还接收所述振荡信号fVCO以缩减死区的时间跨度。
所述小范围死区产生模块包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4和延时单元Delay；
所述第一D触发器DFF1的置数信号输入端连接所述鉴频鉴相器的充电信号输出端，所述第一D触发器DFF1的控制时钟信号输入端连接所述第一反相器INV1的信号输出端，所述第一D触发器DFF1的信号输出端连接所述第三D触发器DFF3的置数信号输入端，所述第三D触发器DFF3的控制时钟信号输入端连接所述第三反相器INV3的信号输出端，所述第三D触发器DFF3的信号输出端连接电荷泵的充电信号输入端；
所述第二D触发器DFF2的置数信号输入端连接所述鉴频鉴相器的放电信号输出端，所述第二D触发器DFF2的控制时钟信号输入端连接所述第二反相器INV2的信号输出端，所述第二D触发器DFF2的信号输出端连接所述第四D触发器DFF4的置数信号输入端，所述第四D触发器DFF4的控制时钟信号输入端连接所述第四反相器INV4的信号输出端，所述第四D触发器DFF4的信号输出端连接电荷泵的放电信号输入端；
所述第一反相器INV1和第二反相器INV2的输入端均连接所述振荡信号fVCO，所述第三反相器INV3的输入端连接所述参考信号fREF，所述第四反相器INV4的输入端连接所述分频信号fDIV；
所述延时单元Delay的输入端连接所述鉴频鉴相器的复位信号，输出端分别连接所述第一D触发器DFF1的复位输入端和所述第二D触发器DFF2的复位输入端。
所述延时单元Delay的延时时间为m*TVCO；其中TVCO表示压控振荡器的信号周期，m为正数。
所述阈值为π*(N-2*m)/N，其中N是分频器的分频比。
本发明中所述一种基于小范围死区产生模块架构的亚采样锁相环，其优点在于，引入振荡信号fVCO和延时复位作为调整参数，使得死区的时间长度大大缩减，重新锁定过程可以低至0.14μs。
附图说明
图1是本发明中所述亚采样锁相环的结构示意图。
图2是本发明中所述小范围死区产生模块的结构示意图。
图3是本发明中所述亚采样锁相环在参考时钟信号上升沿领先分频器信号上升沿不小于阈值时的时序图。
图4是本发明中所述亚采样锁相环在参考时钟信号上升沿领先分频器信号上升沿小于阈值时的时序图。
图5是本发明中所述亚采样锁相环的锁定过程示意图。
具体实施方式
如图1、图2所示，本发明中所述一种基于小范围死区产生模块架构的亚采样锁相环主要包括压控振荡器、参考时钟、亚采样回路、频率锁定回路和环路滤波器
压控振荡器，用于生成振荡信号fVCO。
参考时钟，用于生成参考信号fREF。
亚采样回路，接收所述振荡信号fVCO和参考信号fREF并对环路滤波器输出锁相信号。
频率锁定回路，用于接收所述振荡信号fVCO并进行初始频率锁定。包括鉴频鉴相器、小范围死区产生模块、电荷泵和分频器，所述分频器输入端连接所述压控振荡器输出端，分频器的分频信号fDIV连接所述鉴频鉴相器，所述鉴频鉴相器的输出端连接所述小范围死区产生模块后再经过所述电荷泵连接环路滤波器。
当所述振荡信号fVCO和参考信号fREF之间的相位误差大于等于阈值时，所述小范围死区产生模块对环路滤波器输出锁频信号。当所述振荡信号fVCO和参考信号fREF之间的相位误差小于阈值时，所述小范围死区产生模块不使能。
环路滤波器，用于接收所述锁相信号和所述锁频信号并控制所述压控振荡器振荡。
所述小范围死区产生模块还接收所述振荡信号fVCO以缩减死区的时间跨度。
所述小范围死区产生模块包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4和延时单元Delay。
所述第一D触发器DFF1的置数信号输入端连接所述鉴频鉴相器的充电信号输出端，所述第一D触发器DFF1的控制时钟信号输入端连接所述第一反相器INV1的信号输出端，所述第一D触发器DFF1的信号输出端连接所述第三D触发器DFF3的置数信号输入端，所述第三D触发器DFF3的控制时钟信号输入端连接所述第三反相器INV3的信号输出端，所述第三D触发器DFF3的信号输出端连接电荷泵的充电信号输入端。
所述第二D触发器DFF2的置数信号输入端连接所述鉴频鉴相器的放电信号输出端，所述第二D触发器DFF2的控制时钟信号输入端连接所述第二反相器INV2的信号输出端，所述第二D触发器DFF2的信号输出端连接所述第四D触发器DFF4的置数信号输入端，所述第四D触发器DFF4的控制时钟信号输入端连接所述第四反相器INV4的信号输出端，所述第四D触发器DFF4的信号输出端连接电荷泵的放电信号输入端。
所述第一反相器INV1和第二反相器INV2的输入端均连接所述振荡信号fVCO，所述第三反相器INV3的输入端连接所述参考信号fREF，所述第四反相器INV4的输入端连接所述分频信号fDIV。
所述延时单元Delay的输入端连接所述鉴频鉴相器的复位信号，输出端分别连接所述第一D触发器DFF1的复位输入端和所述第二D触发器DFF2的复位输入端。
本发明中所述一种基于小范围死区产生模块架构的亚采样锁相环工作原理如下：
所述小范围死区产生模块根据参考信号fREF与分频信号fDIV之间的相位差，来控制输出信号UP2和DN2的状态，进而控制后级电荷泵进行充电或者放电操作。
如图3所示，当参考信号fREF的上升沿领先分频信号fDIV的上升沿大于等于
时，此时相应的相位误差为：
式中Δt表示参考信号fREF上升沿与分频信号fDIV上升沿之间的时间差，TREF表示参考信号的周期，TVCO表示压控振荡器的信号周期。此时相位误差大于等于
在Δt时间内，UP0信号置1，DN0信号置0。第一D触发器DFF1中fVCO信号的下降沿采集到UP0信号的1状态，使第一D触发器DFF1的输出UP1信号置1。第三D触发器DFF3中fREF信号的下降沿采集到UP1信号的1状态，使第三D触发器DFF3的输出UP2信号置1。第二D触发器DFF2中fVCO信号的下降沿采集到DN0信号的0状态，使第二D触发器DFF2的输出DN1信号置0。第四D触发器DFF4中fDIV信号的下降沿采集到DN1信号的0状态，使第四D触发器DFF4的输出DN2信号置0。此时小范围死区产生模块控制后级电荷泵进行充电操作，即开启频率锁定回路，确保系统锁定到正确频率。
同理，当分频信号fDIV的上升沿领先参考信号fREF的上升沿大于等于
时，即相位误差大于等于
此时UP2信号置0，DN2信号置1，小范围死区产生模块控制后级电荷泵进行放电操作，即开启频率锁定回路，确保系统锁定到正确频率。
如图4所示，当参考信号fREF的上升沿领先分频信号fDIV的上升沿小于
时，即相位误差小于
在Δt时间内，UP0信号置1，DN0信号置0。但是由于相位误差小于
第一D触发器DFF1中fVCO信号的下降沿只能采集到UP0信号的0状态，使第一D触发器DFF1的输出UP1信号置0。第三D触发器DFF3中fREF信号的下降沿采集到UP1信号的0状态，使第三D触发器DFF3的输出UP2信号置0。第二D触发器DFF2中fVCO信号的下降沿采集到DN0信号的0状态，使第二D触发器DFF2的输出DN1信号置0。第四D触发器DFF4中fDIV信号的下降沿采集到DN1信号的0状态，使第四D触发器DFF4的输出DN2信号置0。此时UP2信号和DN2信号都为0，后级电荷泵不产生充放电电流，频率锁定回路关闭。
同理，当分频信号fDIV的上升沿领先参考信号fREF的上升沿小于
时，即相位误差小于
此时UP2和DN2信号同样都置0，后级电荷泵不产生充放电电流，频率锁定回路关闭。
图5展示了本发明中所述亚采样锁相环的锁定过程，当受到外部干扰时，其死区范围为
只需要很短的时间，约0.14μs就可以开启频率锁定回路，确保系统锁定在正确频率，重新锁定时间大大减小。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。
Claims (3)
1.一种基于小范围死区产生模块架构的亚采样锁相环，包括：
压控振荡器，用于生成振荡信号(fVCO)；
参考时钟，用于生成参考信号(fREF)；
亚采样回路，接收所述振荡信号(fVCO)和参考信号(fREF)并对环路滤波器输出锁相信号；
频率锁定回路，用于接收所述振荡信号(fVCO)并进行初始频率锁定；包括鉴频鉴相器、小范围死区产生模块、电荷泵和分频器，所述分频器输入端连接所述压控振荡器输出端，分频器的分频信号(fDIV)连接所述鉴频鉴相器，所述鉴频鉴相器的输出端连接所述小范围死区产生模块后再经过所述电荷泵连接环路滤波器；
当所述振荡信号(fVCO)和参考信号(fREF)之间的相位误差大于等于阈值时，所述小范围死区产生模块对环路滤波器输出锁频信号；当所述振荡信号(fVCO)和参考信号(fREF)之间的相位误差小于阈值时，所述小范围死区产生模块不使能；
环路滤波器，用于接收所述锁相信号和所述锁频信号并控制所述压控振荡器振荡；
其特征在于，
所述小范围死区产生模块还接收所述振荡信号(fVCO)以缩减死区的时间跨度；
所述小范围死区产生模块包括第一D触发器(DFF1)、第二D触发器(DFF2)、第三D触发器(DFF3)、第四D触发器(DFF4)、第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)和延时单元(Delay)；
所述第一D触发器(DFF1)的置数信号输入端连接所述鉴频鉴相器的充电信号输出端，所述第一D触发器(DFF1)的控制时钟信号输入端连接所述第一反相器(INV1)的信号输出端，所述第一D触发器(DFF1)的信号输出端连接所述第三D触发器(DFF3)的置数信号输入端，所述第三D触发器(DFF3)的控制时钟信号输入端连接所述第三反相器(INV3)的信号输出端，所述第三D触发器(DFF3)的信号输出端连接电荷泵的充电信号输入端；
所述第二D触发器(DFF2)的置数信号输入端连接所述鉴频鉴相器的放电信号输出端，所述第二D触发器(DFF2)的控制时钟信号输入端连接所述第二反相器(INV2)的信号输出端，所述第二D触发器(DFF2)的信号输出端连接所述第四D触发器(DFF4)的置数信号输入端，所述第四D触发器(DFF4)的控制时钟信号输入端连接所述第四反相器(INV4)的信号输出端，所述第四D触发器(DFF4)的信号输出端连接电荷泵的放电信号输入端；
所述第一反相器(INV1)和第二反相器(INV2)的输入端均连接所述振荡信号(fVCO)，所述第三反相器(INV3)的输入端连接所述参考信号(fREF)，所述第四反相器(INV4)的输入端连接所述分频信号(fDIV)；
所述延时单元(Delay)的输入端连接所述鉴频鉴相器的复位信号，输出端分别连接所述第一D触发器(DFF1)的复位输入端和所述第二D触发器(DFF2)的复位输入端。
2.根据权利要求1所述一种基于小范围死区产生模块架构的亚采样锁相环，其特征在于，所述延时单元(Delay)的延时时间为m*TVCO；其中TVCO表示压控振荡器的信号周期，m为正数。
3.根据权利要求2所述一种基于小范围死区产生模块架构的亚采样锁相环，其特征在于，所述阈值为π*(N-2*m)/N，其中N是分频器的分频比。
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