CN116633348A - 一种可调死区的亚采样锁相环结构 - Google Patents

一种可调死区的亚采样锁相环结构 Download PDF

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Abstract

本发明公开了一种可调死区的亚采样锁相环结构，包括：亚采样鉴相器SSPD、亚采样电荷泵SSCP、脉冲发生器Pulser、低通滤波器LPF、压控振荡器VCO、鉴频鉴相器PFD、电荷泵CP和分频器。本发明将传统死区发生器部分用压控延迟链代替，对参考时钟信号Fref与所述分频器输出的DIV信号的上升沿的相位差信号、输入信号参考时钟信号Fref和反馈信号分频器输出的DIV信号进行处理，输出一个能够调节死区的控制信号，最后根据输入参考信号与压控振荡器的输出信号选择合适的死区范围，就能够提高亚采样锁相环的锁定速度。

Description

一种可调死区的亚采样锁相环结构
技术领域
本发明属于通信技术领域，具体涉及一种可调死区的亚采样锁相环结构。
背景技术
在无线通信系统中，一个低抖动、低噪声的时钟信号是必不可少的。锁相环目前被广泛应用于产生高精度的时钟信号。在传统电荷泵锁相环中，由于分频器的作用，带内噪声性能会被很大程度恶化。通常情况下，会选取较小的环路带宽来抑制由鉴频鉴相器和电荷泵所带来的带内噪声。然而，减小环路带宽会增加锁相环的锁定时间以及芯片面积。
由于亚采样锁相环在锁定状态下没有分频器的作用，所以能很好地解决环路带宽与噪声之间的折中问题，既能获得大的环路带宽，又能减小锁相环的相位噪声。但传统的亚采样鉴相器的频率锁定回路中死区的存在，需要一定时间去积累相位误差，当相位误差超出死区范围后，频率锁定回路开启，由于频率锁定回路的作用，系统最终还是能够恢复锁定状态。但是由于死区的必然存在，需要较长的时间积累相位误差以打开死区，导致重新锁定需要较长的时间。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种可调死区的亚采样锁相环结构。本发明要解决的技术问题通过以下技术方案实现：
一种可调死区的亚采样锁相环结构，包括：亚采样鉴相器SSPD、亚采样电荷泵SSCP、脉冲发生器Pulser、低通滤波器LPF、压控振荡器VCO、鉴频鉴相器PFD、电荷泵CP和分频器；其中，
所述亚采样鉴相器SSPD用于将参考时钟信号Fref与压控振荡器VCO输出的振荡信号在过零点位置的相位误差转换为所述亚采样鉴相器SSPD的输出信号；
所述亚采样电荷泵SSCP用于根据所述亚采样鉴相器SSPD的输出信号将电压转化为充放电电流；
所述脉冲发生器Pulser用于控制所述亚采样电荷泵SSCP的开启和关闭时间；
所述鉴频鉴相器PFD将传统死区发生器结构用压控延迟链代替，用于输出脉冲信号控制所述电荷泵CP充放电开关的开启与关闭；输出调节死区的控制信号，选择合适的死区范围；
所述电荷泵CP用于根据所述鉴频鉴相器PFD输出的脉冲信号将电压转化为充放电电流；
所述低通滤波器LPF用于根据所述亚采样电荷泵SSCP和所述电荷泵CP共同输入的电流，输出电压调整所述压控振荡器VCO输出的振荡信号的频率；
所述压控振荡器VCO用于根据所述低通滤波器LPF的输出电压输出振荡信号；
所述分频器用于对所述压控振荡器VCO输出的振荡信号根据分频比输出分频后的DIV信号。
在本发明的一个实施例中，亚采样鉴相器SSPD、所述亚采样电荷泵SSCP、所述低通滤波器LPF、所述压控振荡器VCO和所述脉冲发生器Pulser构成核心环路Core Loop；其中，
所述亚采样鉴相器SSPD的输入端接入所述参考时钟信号Fref和所述压控振荡器VCO输出的振荡信号，所述亚采样鉴相器SSPD的输出端接所述亚采样电荷泵SSCP的第一输入端；
所述脉冲发生器Pulser的输入端接所述参考时钟信号Fref，所述脉冲发生器Pulser的输出端接所述亚采样电荷泵SSCP的第二输入端；
所述亚采样电荷泵SSCP的输出端接所述低通滤波器LPF的输入端；
所述低通滤波器LPF的输入端接所述电荷泵CP的输出端，所述低通滤波器LPF的输出端接所述压控振荡器VCO的输入端；
所述压控振荡器VCO的输出端接所述分频器的输入端。
在本发明的一个实施例中，所述鉴频鉴相器PFD、所述电荷泵CP和所述分频器构成锁频环路FLL；其中，
所述鉴频鉴相器PFD的第一输入端接入所述参考时钟信号Fref，所述鉴频鉴相器PFD的第二输入端接所述分频器输出的DIV信号，所述鉴频鉴相器PFD的输出端接所述电荷泵CP的输入端。
在本发明的一个实施例中，可调死区的亚采样锁相环的工作过程，包括：
可调死区的亚采样锁相环在开始工作时，所述核心环路Core Loop和所述锁频环路FLL都参与工作，当所述参考时钟信号Fref与所述分频器输出的DIV信号的相位差信号小于预设目标时，所述鉴频鉴相器PFD无法鉴别出所述相位差信号，所述锁频环路FLL进入死区，此时所述锁频环路不参与工作；当所述鉴频鉴相器PFD鉴别出所述相位差信号时，所述锁频环路FLL脱离死区，继续参与工作；所述可调死区的亚采样锁相环运行中所述锁频环路FLL进入死区和所述锁频环路FLL脱离死区的工作过程反复出现，直至所述可调死区的亚采样锁相环进入锁定状态。
在本发明的一个实施例中，所述可调死区的亚采样锁相环进入锁定状态的条件包括：
所述压控振荡器VCO输出的振荡信号的时钟频率是所述可调死区的亚采样锁相环设计的时钟频率的整数倍，或所述压控振荡器VCO输出的振荡信号的波形与参考时钟信号Fref上升沿的交叉点处于对齐状态。
在本发明的一个实施例中，鉴频鉴相器PFD，包括：
第一D触发器、第二D触发器、与门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第一与非门、第二与非门，以及作为压控延迟链的第一单位延迟链和第二单位延迟链；其中，
所述第一D触发器的D输入端接VDD，所述第一D触发器的Clk输入端接收所述参考时钟信号Fref，所述第一D触发器的Q输出端接所述与门的第一输入端和所述第四反相器的输入端，所述第一D触发器的Set端接所述与门的输出端；
所述第二D触发器的D输入端接VDD，所述第一D触发器的Clk输入端接收所述分频器输出的DIV信号，所述第二D触发器的Q输出端接所述与门的第二输入端和所述第三反相器的输入端，所述第二D触发器的Set端接所述与门的输出端；
所述第一反相器的输入端接收所述参考时钟信号Fref，所述第一反相器的输出端接所述第一与非门的第一输入端；
所述第二反相器的输入端接收所述分频器输出的DIV信号，所述第二反相器的输出端接所述第二与非门的第一输入端；
所述第三反相器的输出端接所述第五反相器的输入端；
所述第四反相器的输出端接所述第六反相器的输入端；
所述第五反相器的输出端接所述第一单位延迟链的第一输入端；
所述第六反相器的输出端接所述第二单位延迟链的第一输入端；
所述第一单位延迟链的第二输入端接外加控制电压Vc，所述第一单位延迟链的输出端接所述第一与非门的第二输入端；
所述第二单位延迟链的第二输入端接外加控制电压Vc，所述第二单位延迟链的输出端接所述第二与非门的第二输入端；
所述第一与非门的输出端接所述第七反相器的输入端；
所述第二与非门的输出端接所述第八反相器的输入端；
所述第七反相器输出DN-OUT信号；
所述第八反相器输出UP-OUT信号。
在本发明的一个实施例中，所述第一单位延迟链或所述第二单位延迟链中的单位延迟单元，包括：
第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五NMOS管、第六MOS管、第七MOS管；其中，
所述第一PMOS管的栅极与所述第一PMOS管的漏极短接，所述第一PMOS管的源极接VDD，所述第一PMOS管的漏极接OUT+信号；
所述第二PMOS管的栅极接外加控制电压Vctrl，所述第二PMOS管的源极接VDD，所述第二PMOS管的漏极接OUT+信号；
所述第三PMOS管的栅极接外加控制电压Vctrl，所述第三PMOS管的源极接VDD，所述第二PMOS管的漏极接OUT-信号；
所述第四PMOS管的栅极与所述第四PMOS管的漏极短接，所述第四PMOS管的源极接VDD，所述第四PMOS管的漏极接OUT-信号；
所述第五NMOS管的栅极接IN+信号，所述第五NMOS管的源极接所述第七NMOS管的漏极，所述第五NMOS管的漏极接OUT+信号；
所述第六NMOS管的栅极接IN-信号，所述第六NMOS管的源极接所述第七NMOS管的漏极，所述第六NMOS管的漏极接OUT-信号；
所述第七NMOS管的栅极接偏置电压Vbias，所述第七NMOS管的源极接地。
在本发明的一个实施例中，单位延迟单元的工作方式包括：
当所述第二MOS管和所述第三MOS管的栅极连接的外加控制电压Vctrl的大小改变时，所述单位延迟单元的输出端等效负载阻抗随之改变，进而实现改变延迟时间的目的。
在本发明的一个实施例中，单位延迟单元的工作方式还包括：
当所述第七MOS管的栅极连接的偏置电压Vbias的大小改变时，尾电流的大小随之改变，进而实现改变延迟时间的目的。
在本发明的一个实施例中，鉴频鉴相器PFD输出脉冲信号控制所述电荷泵CP充放电开关的开启与关闭以及输出调节死区的控制信号，选择合适的死区范围，包括：
所述鉴频鉴相器PFD通过D触发器判断所述参考时钟信号Fref与所述分频器输出的DIV信号的上升沿的相位差信号，从而产生宽度不同的脉冲信号，控制锁频环路中电荷泵CP充放电开关的开启与关闭；逻辑门将延迟后的相位差信号、所述参考时钟信号Fref和所述分频器输出的DIV信号进行运算，输出一个调节死区的控制信号，选择合适的死区范围。
本发明的有益效果：
本发明实施例所提供的方案中，将传统死区发生器部分用压控延迟链代替，对参考时钟信号Fref与所述分频器输出的DIV信号的上升沿的相位差信号、输入信号参考时钟信号Fref和反馈信号分频器输出的DIV信号进行处理，输出一个能够调节死区的控制信号，最后根据输入参考信号与压控振荡器的输出信号选择合适的死区范围，就能够提高亚采样锁相环的锁定速度。
本发明的优点：
1.加快了亚采样锁相环的锁定速度；
2.可调节的死区范围使电路的适用性提高；
3.省去了下降沿触发的D触发器的设计；
4.电路结构简单。
附图说明
图1为传统的一种CPPLL电荷泵锁相环结构图；
图2为本发明实施例所提供的一种SSPLL亚采样锁相环结构图；
图3为传统的一种带有死区发生器的三态鉴频鉴相器结构图；
图4为传统的一种带有死区发生器的三态鉴频鉴相器时序图；
图5为本发明实施例所提供的一种可调死区的鉴频鉴相器结构图；
图6为本发明实施例所提供的一种单位延迟单元结构图；
图7(a)～图7(c)为本发明实施例所提供的一种死区信号原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了实现提高亚采样锁相环的锁定速度的目的，本发明实施例提供了一种可调死区的亚采样锁相环结构。
为了便于理解本发明实施例方案，首先对相关技术进行介绍。
锁相环电路作为时钟产生电路，是集成电路中最重要的模块之一。随着技术的发展，被广泛应用于电子通信、测量、控制、信号处理等领域。它可以用于频率合成、时钟恢复、调制解调、相位控制等任务。具有高精度、高稳定性、快速响应和良好的抗干扰性能等优点。
传统的CPPLL电荷泵锁相环结构的结构图如图1所示，CPPLL通常需要一个低频参考时钟作为输入，环路包括鉴频鉴相器(PFD，Phase-Frequency Detector)、电荷泵(CP，Charge Pump)、环路滤波器(LF，Loop Filter)、压控振荡器(VCO，Voltage ControlledOscillator)及分频器。CPPLL的PFD/CP的传输函数为CPPLL通过PFD比较输入信号和分频后信号的频率及相位，输出脉冲信号控制电荷泵对滤波器进行充放电，调节压控振荡器的输出频率，直到输出信号能够锁定到输入参考信号的倍频上。
传统的SSPLL亚采样锁相环与传统的CPPLL的主要区别在于SSPLL由核心环路和锁频环路组成。
亚采样锁相环刚开始工作时，核心环路与锁频环路都参与工作，直到锁频环路进入死区，即参考信号和反馈信号的相位差过小时，PFD不能够鉴别出来，此时频率已经锁定，锁频环不参与工作，直到死区发生器可以检测出参考信号和分频器反馈信号这两个相位差的值，锁频环脱离死区，再次参与工作。在亚采样锁相环锁定之前，以上的工作过程可能会反复出现，直到VCO输出的时钟频率是亚采样锁相环所设计时钟频率的整数倍；当压控振荡器输出信号的波形与参考信号上升沿的交叉点处于对齐的状态时，相位也锁定，SSPLL最终处于锁定状态。与传统CPPLL相比，锁定时环路中没有分频器的存在，SSPLL亚采样锁相环的PFD/CP的传输函数为SSPLL的PFD/CP的传输函数比CPPLL的PFD/CP的传输函数少了N，因此，SSPLL中的SPPD与SSCP的噪声传递函数的分支中去除了N2，从而极大地提高了锁相环带内噪声性能，但是它较长的锁定时间导致应用并不广泛。
和之前的三态鉴频鉴相器要求消除死区不同，出现了一种带有死区发生器的三态鉴频鉴相器。由于此鉴相器需要在环路接近锁定时停止对环路滤波器充放电，因此，在压控振荡器(VCO)输出信号和参考信号的频率缩小到falias＝fvco-N*fref范围时，FLL环路的PFD进入死区，因而要在传统的三态PFD上加一个死区发生器DZ。目前亚采样锁相环的死区发生器是在传统三态门鉴频鉴相器的基础上加了两个由输出参考时钟下降沿触发的D触发器，电路结构如图3所示。该鉴频鉴相器的功能如图4所示，假设参考信号Ref的占空比是50％，当参考信号Ref和分频器输出Div的时序相差小于±Tref/2时，该鉴频鉴相器进入死区，参考信号Ref和分频器的相位差UP和DN信号输出为低电平，FLL环路的电荷泵将停止对环路滤波器充放电，此时压控振荡器(VCO)输出信号和参考信号的频率差缩小到|falias＝fvco-N*fref|范围内，然后锁相环依靠核心环路完成最后锁定。这种结构虽然电路结构比较简单，但当输入参考频率和压控振荡器输出频率差距较大时，锁定时间会大大延长。
针对上述结构所存在的局限性，本发明实施例提出了一种可调死区的亚采样锁相环结构。
一种可调死区的亚采样锁相环结构如图2所示，包括：亚采样鉴相器SSPD、亚采样电荷泵SSCP、脉冲发生器Pulser、低通滤波器LPF、压控振荡器VCO、鉴频鉴相器PFD、电荷泵CP和分频器；其中，
亚采样鉴相器SSPD用于将参考时钟信号Fref与压控振荡器VCO输出的振荡信号在过零点位置的相位误差转换为亚采样鉴相器SSPD的输出信号；
亚采样电荷泵SSCP用于根据亚采样鉴相器SSPD的输出信号将电压转化为充放电电流；
脉冲发生器Pulser用于控制亚采样电荷泵SSCP的开启和关闭时间；
鉴频鉴相器PFD将传统死区发生器结构用压控延迟链代替，用于输出脉冲信号控制电荷泵CP充放电开关的开启与关闭；输出调节死区的控制信号，选择合适的死区范围；
电荷泵CP用于根据鉴频鉴相器PFD输出的脉冲信号将电压转化为充放电电流；
低通滤波器LPF用于根据亚采样电荷泵SSCP和电荷泵CP共同输入的电流，输出电压调整压控振荡器VCO输出的振荡信号的频率；
压控振荡器VCO用于根据低通滤波器LPF的输出电压输出振荡信号；
分频器用于对压控振荡器VCO输出的振荡信号根据分频比输出分频后的DIV信号。
其中，亚采样鉴相器SSPD、所述亚采样电荷泵SSCP、所述低通滤波器LPF、所述压控振荡器VCO和所述脉冲发生器Pulser构成核心环路Core Loop；其中，
亚采样鉴相器SSPD的输入端接入参考时钟信号Fref和压控振荡器VCO输出的振荡信号，亚采样鉴相器SSPD的输出端接亚采样电荷泵SSCP的第一输入端；
脉冲发生器Pulser的输入端接参考时钟信号Fref，脉冲发生器Pulser的输出端接亚采样电荷泵SSCP的第二输入端；
亚采样电荷泵SSCP的输出端接低通滤波器LPF的输入端；
低通滤波器LPF的输入端接电荷泵CP的输出端，低通滤波器LPF的输出端接压控振荡器VCO的输入端；
压控振荡器VCO的输出端接分频器的输入端。
鉴频鉴相器PFD、电荷泵CP和分频器构成锁频环路FLL；其中，
鉴频鉴相器PFD的第一输入端接入参考时钟信号Fref，鉴频鉴相器PFD的第二输入端接分频器输出的DIV信号，鉴频鉴相器PFD的输出端接电荷泵CP的输入端。
可选的一种实施方式中，可调死区的亚采样锁相环的工作过程，包括：
可调死区的亚采样锁相环在开始工作时，核心环路Core Loop和锁频环路FLL都参与工作，当参考时钟信号Fref与分频器输出的DIV信号的相位差信号小于预设目标时，鉴频鉴相器PFD无法鉴别出相位差信号，锁频环路FLL进入死区，此时锁频环路不参与工作；当鉴频鉴相器PFD鉴别出相位差信号时，锁频环路FLL脱离死区，继续参与工作；可调死区的亚采样锁相环运行中锁频环路FLL进入死区和锁频环路FLL脱离死区的工作过程反复出现，直至可调死区的亚采样锁相环进入锁定状态。具体内容请参见相关技术理解，在此不做详细说明。
可选的一种实施方式中，可调死区的亚采样锁相环进入锁定状态的条件包括：
压控振荡器VCO输出的振荡信号的时钟频率是可调死区的亚采样锁相环设计的时钟频率的整数倍，或压控振荡器VCO输出的振荡信号的波形与参考时钟信号Fref上升沿的交叉点处于对齐状态。
本发明实施例对传统的SSPLL亚采样锁相环中的鉴频鉴相器PFD进行了改进，所提供的鉴频鉴相器PFD结构请参见图5所示，包括：
第一D触发器、第二D触发器、与门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第一与非门、第二与非门，以及作为压控延迟单元的第一单位延迟单元和第二单位延迟单元；其中，
第一D触发器的D输入端接VDD，第一D触发器的Clk输入端接收参考时钟信号Fref，第一D触发器的Q输出端接与门的第一输入端和第四反相器的输入端，第一D触发器的Set端接与门的输出端；
第二D触发器的D输入端接VDD，第一D触发器的Clk输入端接收分频器输出的DIV信号，第二D触发器的Q输出端接与门的第二输入端和第三反相器的输入端，第二D触发器的Set端接与门的输出端；
第一反相器的输入端接收参考时钟信号Fref，第一反相器的输出端接第一与非门的第一输入端；
第二反相器的输入端接收分频器输出的DIV信号，第二反相器的输出端接第二与非门的第一输入端；
第三反相器的输出端接第五反相器的输入端；
第四反相器的输出端接第六反相器的输入端；
第五反相器的输出端接第一单位延迟单元的第一输入端；
第六反相器的输出端接第二单位延迟单元的第一输入端；
第一单位延迟单元的第二输入端接外加控制电压Vc，第一单位延迟单元的输出端接第一与非门的第二输入端；
第二单位延迟单元的第二输入端接外加控制电压Vc，第二单位延迟单元的输出端接第二与非门的第二输入端；
第一与非门的输出端接第七反相器的输入端；
第二与非门的输出端接第八反相器的输入端；
第七反相器输出DN-OUT信号；
第八反相器输出UP-OUT信号。
针对上述结构所存在的局限性，本发明提出了一种新的带有可调死区的鉴频鉴相器。将传统死区发生器部分用压控延迟链代替，再通过逻辑门将延迟后的参考时钟信号Fref与分频器输出的DIV信号的上升沿的相位差UP、DN信号、输入信号参考时钟信号Fref和反馈信号分频器输出的DIV信号进行运算，输出一个可以调节死区的控制信号，最后根据输入参考信号与压控振荡器的输出信号选择合适的死区范围，就可以提高亚采样锁相环的锁定速度。图5中Delay模块，是由图6中的单位延迟单元级联组成。在两个Delay单元的输入端加入两个反相器，是为了对前端两个D触发器的输出信号进行整形，使信号的延迟更加稳定。
可选的一种实施方式中，如图6所示，单位延迟单元，包括：
第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五NMOS管、第六NMOS管、第七NMOS管；其中，
第一PMOS管的栅极与第一PMOS管的漏极短接，第一PMOS管的源极接VDD，第一PMOS管的漏极接OUT+信号；
第二PMOS管的栅极接外加控制电压Vctrl，第二PMOS管的源极接VDD，第二PMOS管的漏极接OUT+信号；
第三PMOS管的栅极接外加控制电压Vctrl，第三PMOS管的源极接VDD，第二PMOS管的漏极接OUT-信号；
第四PMOS管的栅极与第四PMOS管的漏极短接，第四PMOS管的源极接VDD，第四PMOS管的漏极接OUT-信号；
第五NMOS管的栅极接IN+信号，第五NMOS管的源极接第七NMOS管的漏极，第五NMOS管的漏极接OUT+信号；
第六NMOS管的栅极接IN-信号，第六NMOS管的源极接第七NMOS管的漏极，第六NMOS管的漏极接OUT-信号；
第七NMOS管的栅极接偏置电压Vbias，第七NMOS管的源极接地。
其中，单位延迟单元的工作方式包括：
当第二MOS管和第三MOS管的栅极连接的外加控制电压Vctr的大小改变时，单位延迟单元的输出端等效负载阻抗随之改变，进而实现改变延迟时间的目的。
单位延迟单元的工作方式还包括：
当第七MOS管的栅极连接的偏置电压Vbias的大小改变时，尾电流的大小随之改变，进而实现改变延迟时间的目的。图6所示的单位延迟单元使用了差分延迟单元，相比于单端延迟单元，它对电源和衬底的共模噪声抑制能力更强，可以更加灵活地设置延迟级数。上端两侧PMOS管的栅极和漏极短接，起到一个小信号电阻的作用，中间两个PMOS管的栅极连接在一起由Vctrl电压控制，通过控制Vctrl电压的改变，可以影响输出端的等效负载阻抗，进而控制输出端RC时间常数，控制延迟时间；中间两个NMOS管作为Delay单元的差分输入端，下方的NMOS管是由偏置电压Vbias控制的电流源，可以通过控制电压控制尾电流大小，进而控制延迟时间。
其中，鉴频鉴相器PFD输出脉冲信号控制所述电荷泵CP充放电开关的开启与关闭以及输出调节死区的控制信号，选择合适的死区范围，包括：
鉴频鉴相器PFD通过D触发器判断参考时钟信号Fref与分频器输出的DIV信号的上升沿的相位差信号，从而产生宽度不同的脉冲信号，控制锁频环路中电荷泵CP充放电开关的开启与关闭；逻辑门将延迟后的相位差信号、参考时钟信号Fref和分频器输出的DIV信号进行运算，输出一个调节死区的控制信号，选择合适的死区范围。
最终死区的实现方式如图7(a)～图7(c)所示：
根据图7(a)，当输入信号REF与反馈信号DIV的相位之差为ΔT时，利用延迟链将两个D触发器的输出信号UP与DN延迟ΔT，得到UP-Delay信号与DN-Delay信号，再将这两个信号，分别与DN-INV信号和UP-INV进行与非运算，最后经过反相器即可得到输出信号UP-OUT和DN-OUT。根据时序图分析，每一个Fref信号和DIV信号的相位差，对应各自的一个临界状态，在这个临界状态时，出现工作模式的切换，为了让锁定时间短，需要一个小的死区范围，但死区范围太小又导致系统的不稳定；因此，需要选择合适的一个相位范围作为死区范围。通过对电路进行仿真，得到在TSMC 180nm工艺的条件下，选择输入信号Fref的1/10作为死区范围，即[-Tref/20,Tref/20](Tref是输入信号Fref的周期)，这个死区范围可以兼顾到快速锁定和稳定性。
由图7(b)和图7(c)可知，保持ΔT不变，REF与DIV的相位差变小，那么两个输出端依然保持0，PFD不工作；REF与DIV的相位差变大，那么输出端就会有脉冲产生，PFD开始正常工作。此时，该鉴频鉴相器的死区范围就是[-ΔT,+ΔT]。
通过改变控制电压Vctrl的大小，可以调节延迟时间ΔT的大小。ΔT越大，鉴频鉴相器的死区范围就会越大，锁定时间就会越久；ΔT越小，鉴频鉴相器死区范围越小，亚采样锁相环锁定时间就会越快。
本发明利用了压控延迟链延迟可调的特性，对传统亚采样锁相环进行了改进，使得亚采样鉴频鉴相器的死区可通过电压来控制。针对不同的输入输出频率，选择合适的延迟时间，可以让亚采样锁相环更快锁定
本发明的优点：
1.加快了亚采样锁相环的锁定速度；
2.可调节的死区范围使电路的适用性提高；
3.省去了下降沿触发的D触发器的设计；
4.电路结构简单。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (10)

1.一种可调死区的亚采样锁相环结构，其特征在于，包括：亚采样鉴相器SSPD、亚采样电荷泵SSCP、脉冲发生器Pulser、低通滤波器LPF、压控振荡器VCO、鉴频鉴相器PFD、电荷泵CP和分频器；其中，
所述亚采样鉴相器SSPD用于将参考时钟信号Fref与压控振荡器VCO输出的振荡信号在过零点位置的相位误差转换为所述亚采样鉴相器SSPD的输出信号；
所述亚采样电荷泵SSCP用于根据所述亚采样鉴相器SSPD的输出信号将电压转化为充放电电流；
所述脉冲发生器Pulser用于控制所述亚采样电荷泵SSCP的开启和关闭时间；
所述鉴频鉴相器PFD将传统死区发生器结构用压控延迟链代替，用于输出脉冲信号控制所述电荷泵CP充放电开关的开启与关闭；输出调节死区的控制信号，选择合适的死区范围；
所述电荷泵CP用于根据所述鉴频鉴相器PFD输出的脉冲信号将电压转化为充放电电流；
所述低通滤波器LPF用于根据所述亚采样电荷泵SSCP和所述电荷泵CP共同输入的电流，输出电压调整所述压控振荡器VCO输出的振荡信号的频率；
所述压控振荡器VCO用于根据所述低通滤波器LPF的输出电压输出振荡信号；
所述分频器用于对所述压控振荡器VCO输出的振荡信号根据分频比输出分频后的DIV信号。
2.根据权利要求1所述的一种可调死区的亚采样锁相环结构，其特征在于，所述亚采样鉴相器SSPD、所述亚采样电荷泵SSCP、所述低通滤波器LPF、所述压控振荡器VCO和所述脉冲发生器Pulser构成核心环路Core Loop；其中，
所述亚采样鉴相器SSPD的输入端接入所述参考时钟信号Fref和所述压控振荡器VCO输出的振荡信号，所述亚采样鉴相器SSPD的输出端接所述亚采样电荷泵SSCP的第一输入端；
所述脉冲发生器Pulser的输入端接所述参考时钟信号Fref，所述脉冲发生器Pulser的输出端接所述亚采样电荷泵SSCP的第二输入端；
所述亚采样电荷泵SSCP的输出端接所述低通滤波器LPF的输入端；
所述低通滤波器LPF的输入端接所述电荷泵CP的输出端，所述低通滤波器LPF的输出端接所述压控振荡器VCO的输入端；
所述压控振荡器VCO的输出端接所述分频器的输入端。
3.根据权利要求2所述的一种可调死区的亚采样锁相环结构，其特征在于，所述鉴频鉴相器PFD、所述电荷泵CP和所述分频器构成锁频环路FLL；其中，
所述鉴频鉴相器PFD的第一输入端接入所述参考时钟信号Fref，所述鉴频鉴相器PFD的第二输入端接所述分频器输出的DIV信号，所述鉴频鉴相器PFD的输出端接所述电荷泵CP的输入端。
4.根据权利要求3所述的一种可调死区的亚采样锁相环结构，其特征在于，所述可调死区的亚采样锁相环的工作过程，包括：
可调死区的亚采样锁相环在开始工作时，所述核心环路Core Loop和所述锁频环路FLL都参与工作，当所述参考时钟信号Fref与所述分频器输出的DIV信号的相位差信号小于预设目标时，所述鉴频鉴相器PFD无法鉴别出所述相位差信号，所述锁频环路FLL进入死区，此时所述锁频环路不参与工作；当所述鉴频鉴相器PFD鉴别出所述相位差信号时，所述锁频环路FLL脱离死区，继续参与工作；所述可调死区的亚采样锁相环运行中所述锁频环路FLL进入死区和所述锁频环路FLL脱离死区的工作过程反复出现，直至所述可调死区的亚采样锁相环进入锁定状态。
5.根据权利要求4所述的一种可调死区的亚采样锁相环结构，其特征在于，所述可调死区的亚采样锁相环进入锁定状态的条件包括：
所述压控振荡器VCO输出的振荡信号的时钟频率是所述可调死区的亚采样锁相环设计的时钟频率的整数倍，或所述压控振荡器VCO输出的振荡信号的波形与参考时钟信号Fref上升沿的交叉点处于对齐状态。
6.根据权利要求1所述的一种可调死区的亚采样锁相环结构，其特征在于，所述鉴频鉴相器PFD，包括：
第一D触发器、第二D触发器、与门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第一与非门、第二与非门，以及作为压控延迟链的第一单位延迟链和第二单位延迟链；其中，
所述第一D触发器的D输入端接VDD，所述第一D触发器的Clk输入端接收所述参考时钟信号Fref，所述第一D触发器的Q输出端接所述与门的第一输入端和所述第四反相器的输入端，所述第一D触发器的Set端接所述与门的输出端；
所述第二D触发器的D输入端接VDD，所述第一D触发器的Clk输入端接收所述分频器输出的DIV信号，所述第二D触发器的Q输出端接所述与门的第二输入端和所述第三反相器的输入端，所述第二D触发器的Set端接所述与门的输出端；
所述第一反相器的输入端接收所述参考时钟信号Fref，所述第一反相器的输出端接所述第一与非门的第一输入端；
所述第二反相器的输入端接收所述分频器输出的DIV信号，所述第二反相器的输出端接所述第二与非门的第一输入端；
所述第三反相器的输出端接所述第五反相器的输入端；
所述第四反相器的输出端接所述第六反相器的输入端；
所述第五反相器的输出端接所述第一单位延迟链的第一输入端；
所述第六反相器的输出端接所述第二单位延迟链的第一输入端；
所述第一单位延迟链的第二输入端接外加控制电压Vc，所述第一单位延迟链的输出端接所述第一与非门的第二输入端；
所述第二单位延迟链的第二输入端接外加控制电压Vc，所述第二单位延迟链的输出端接所述第二与非门的第二输入端；
所述第一与非门的输出端接所述第七反相器的输入端；
所述第二与非门的输出端接所述第八反相器的输入端；
所述第七反相器输出DN-OUT信号；
所述第八反相器输出UP-OUT信号。
7.根据权利要求6所述的一种可调死区的亚采样锁相环结构，其特征在于，所述第一单位延迟链或所述第二单位延迟链中的单位延迟单元，包括：
第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五NMOS管、第六MOS管、第七MOS管；其中，
所述第一PMOS管的栅极与所述第一PMOS管的漏极短接，所述第一PMOS管的源极接VDD，所述第一PMOS管的漏极接OUT+信号；
所述第二PMOS管的栅极接外加控制电压Vctrl，所述第二PMOS管的源极接VDD，所述第二PMOS管的漏极接OUT+信号；
所述第三PMOS管的栅极接外加控制电压Vctrl，所述第三PMOS管的源极接VDD，所述第二PMOS管的漏极接OUT-信号；
所述第四PMOS管的栅极与所述第四PMOS管的漏极短接，所述第四PMOS管的源极接VDD，所述第四PMOS管的漏极接OUT-信号；
所述第五NMOS管的栅极接IN+信号，所述第五NMOS管的源极接所述第七NMOS管的漏极，所述第五NMOS管的漏极接OUT+信号；
所述第六NMOS管的栅极接IN-信号，所述第六NMOS管的源极接所述第七NMOS管的漏极，所述第六NMOS管的漏极接OUT-信号；
所述第七NMOS管的栅极接偏置电压Vbias，所述第七NMOS管的源极接地。
8.根据权利要求7所述的一种可调死区的亚采样锁相环结构，其特征在于，所述单位延迟单元的工作方式包括：
当所述第二MOS管和所述第三MOS管的栅极连接的外加控制电压Vctrl的大小改变时，所述单位延迟单元的输出端等效负载阻抗随之改变，进而实现改变延迟时间的目的。
9.根据权利要求8所述的一种可调死区的亚采样锁相环结构，其特征在于，所述单位延迟单元的工作方式还包括：
当所述第七MOS管的栅极连接的偏置电压Vbias的大小改变时，尾电流的大小随之改变，进而实现改变延迟时间的目的。
10.根据权利要求9所述的一种可调死区的亚采样锁相环结构，其特征在于，所述鉴频鉴相器PFD输出脉冲信号控制所述电荷泵CP充放电开关的开启与关闭以及输出调节死区的控制信号，选择合适的死区范围，包括：
所述鉴频鉴相器PFD通过D触发器判断所述参考时钟信号Fref与所述分频器输出的DIV信号的上升沿的相位差信号，从而产生宽度不同的脉冲信号，控制锁频环路中电荷泵CP充放电开关的开启与关闭；逻辑门将延迟后的相位差信号、所述参考时钟信号Fref和所述分频器输出的DIV信号进行运算，输出一个调节死区的控制信号，选择合适的死区范围。
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