CN115378424A - 三分频电路 - Google Patents

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黄耀
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Abstract

本发明提供了一种三分频电路，包括：第一D触发器、第二D触发器、或非门电路和二分频电路；第一D触发器的第一时钟端接第一时钟信号；第二D触发器的第一时钟输入端接第二时钟信号；第一D触发器的第一输出端接或非门电路的第一输入端，并反馈至第一D触发器的第一输入端和第二D触发器的第三输入端；第二D触发器的第一输出端接或非门电路的第三输入端，并反馈至第一D触发器的第三输入端和第二D触发器的第一输入端号；或非门电路的第一输出端接二分频电路，二分频电路将或非门信号进行二分频处理；其中，第一时钟信号和第二时钟信号的相位相差180°，第一D触发器、第二D触发器、或非门电路和二分频电路均为电流模式逻辑电路。

Description

三分频电路
技术领域
本发明涉及分频电路技术领域，尤其是涉及一种三分频电路。
背景技术
随着serdes（并行转换器）技术的发展，高速度、高集成度芯片的设计一直是该技术追求的目标。
其中，高速分频器广泛运用于各种时钟分频电路中，现有技术的分频器是由D触发器构成，现有技术的D触发器结构一般用于低频时钟的分频电路中，由于此类D触发器延时太大，在较高速的时钟分频中无法实现分频功能。另一种较高速的分频器是由TSPC结构的D触发器构成的，此类分频器具有中等的速度。更高速度的分频器一般由CML（电流模式逻辑电路）结构构成的，并将逻辑门集成在其中，但是，目前基于CML结构中最多的为2分频结构。
因此，现有技术中，无法将CML（电流模式逻辑电路）结构和三分频结合起来，形成可以高速处理的三分频电路。
发明内容
本发明的目的在于提供一种三分频电路，可以将电流模式逻辑电路和三分频处理结合起来，实现对输入信号的高速三分频处理。
为了达到上述目的，本发明提供了一种三分频电路，包括：第一D触发器、第二D触发器、或非门电路和二分频电路；
所述第一D触发器的第一时钟端接第一时钟信号，所述第二D触发器的第一时钟输入端接第二时钟信号，所述第一D触发器的第一输出端根据所述第一时钟信号和第一D触发器的第一输入端接收的信号输出第一触发信号，所述第二D触发器的第一输出端根据所述第二时钟信号和第二D触发器的第一输入端接收的信号输出第二触发信号；
所述第一D触发器的第一输出端接或非门电路的第一输入端，并反馈至所述第一D触发器的第一输入端和所述第二D触发器的第三输入端，所述第一D触发器的第二输出端接所述或非门电路的第二输入端，并反馈至所述第一D触发器的第二输入端和所述第二D触发器的第四输入端；
所述第二D触发器的第一输出端接所述或非门电路的第三输入端，并反馈至所述第一D触发器的第三输入端和所述第二D触发器的第一输入端，所述第二D触发器的第二输出端接所述或非门电路的第四输入端，并反馈至所述第一D触发器的第四输入端和所述第二D触发器的第二输入端；
所述或非门电路的第一输出端和第二输出端分别接所述二分频电路的第一时钟输入端和第二时钟输入端，所述二分频电路的第一输出端和第二输出端分别反馈至所述二分频电路的第二输入端和第一输入端，所述或非门电路根据所述第一D触发器的输出信号和所述第二D触发器的输出信号输出或非门信号，所述二分频电路将所述或非门信号进行二分频处理；以及
其中，所述第一时钟信号和所述第二时钟信号的相位相差180°，所述第一D触发器、所述第二D触发器、所述或非门电路和所述二分频电路均为电流模式逻辑电路。
可选的，在所述的三分频电路中，所述第一D触发器的第二时钟端接第二时钟信号，所述第二D触发器的第二时钟输入端接所述第一时钟信号。
可选的，在所述的三分频电路中，所述第一D触发器的第二输出端接所述或非门电路的第二输入端，并反馈至所述第一D触发器的第二输入端和所述第二D触发器的第二输入端。
可选的，在所述的三分频电路中，所述第二D触发器的第二输出端接所述或非门电路的第四输入端，并反馈至所述第一D触发器的第四输入端和所述第二D触发器的第二输入端。
可选的，在所述的三分频电路中，若所述第一D触发器的第一输入端输入的信号为一周期信号，则所述或非门输出的信号为二分之三周期信号。
可选的，在所述的三分频电路中，所述第一D触发器和所述第二D触发器均为集成或非门D触发器。
可选的，在所述的三分频电路中，所述第一D触发器和所述第二D触发器的电路结构均相同。
可选的，在所述的三分频电路中，所述第一D触发器和所述第二D触发器均由若干MOS管和若干电阻组成。
可选的，在所述的三分频电路中，所述或非门电路由若干MOS管和若干电阻组成。
可选的，在所述的三分频电路中，所述二分频电路由若干MOS管和若干电阻组成。
在本发明提供的三分频电路中，通过第一D触发器、第二D触发器和或非门电路将一周期的输入信号处理成二分之三周期的或非门电路输出信号，二分频电路再将或非门电路输出信号处理成三分频信号。从而实现了将电流模式逻辑电路和三分频处理电路结合起来，实现了对输入信号的高速三分频处理。
附图说明
图1是本发明实施例的三分频电路的示意图；
图2是本发明实施例的第一D触发器和第二D触发器的电路图；
图3是本发明实施例的或非门电路的电路图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图1，本发明提供了一种三分频电路，包括：第一D触发器NOR_CML_DFF1、第二D触发器NOR_CML_DFF2、或非门电路NOR和二分频电路CML_DFF，第一D触发器NOR_CML_DFF1和第二D触发器NOR_CML_DFF2均由第一时钟信号CLK+和第二时钟信号CLK-控制；第一D触发器NOR_CML_DFF1的第一时钟输入端CLKP接第一时钟信号CLK+，第二时钟输入端CLKN接第二时钟信号CLK-，第一时钟信号CLK+和第二时钟信号CLK-为差分时钟信号，第一时钟信号CLK+的相位和第二时钟信号CLK-的相位相差180°；相反的，第二D触发器NOR_CML_DFF2的第一时钟输入端CLKP接第二时钟信号CLK-，第二时钟输入端CLKN接第一时钟信号CLK+。第一D触发器的第一输出端QP接或非门电路NOR的第一输入端AP，并反馈至第一D触发器的第一输入端AP和第二D触发器的第三输入端BP；第一D触发器的第二输出端QN接或非门电路NOR的第二输入端AN，并反馈至第一D触发器NOR_CML_DFF1的第二输入端AN和第二D触发器NOR_CML_DFF2的第四输入端BN；第二D触发器NOR_CML_DFF2的第一输出端QP接或非门电路NOR的第三输入端BP，并反馈至第一D触发器NOR_CML_DFF1的第三输入端BP和第二D触发器NOR_CML_DFF2的第一输入端AP；第二D触发器NOR_CML_DFF2的第二输出端QN接或非门电路NOR的第四输入端BN，并反馈至第一D触发器NOR_CML_DFF1的第四输入端BN和第二D触发器NOR_CML_DFF2的第二输入端AN，第一D触发器NOR_CML_DFF1的第一输出端QP输出第一触发信号NOR_CML_DFF1_QP，第二D触发器NOR_CML_DFF2的第一输出端QP输出第二触发信号NOR_CML_DFF2_QP。或非门电路NOR的第一输出端QP和第二输出端QN分别接二分频电路CML_DFF的第一时钟输入端CLKP和第二时钟输入端CLKN，二分频电路CML_DFF的第一输出端QP和第二输出端QN分别反馈至二分频电路CML_DFF的第二输入端DN和二分频电路CML_DFF的第一输入端DP，或非门电路NOR的第一输出端QP根据第一触发信号NOR_CML_DFF1_QP和第二触发信号NOR_CML_DFF2_QP输出或非门信号NOR_QP，二分频电路CML_DFF将或非门信号NOR_QP进行二分频处理，经过二分频电路CML_DFF处理后的信号不但将第一时钟信号CLK+和第二时钟信号CLK-均变成了三分频信号，同时，输出信号的占空比为50%左右，达到了最优的占空比。并且，第一D触发器、第二D触发器、或非门电路和二分频电路均为电流模式逻辑电路，所以相对于非电流模式逻辑电路，本发明实施例的处理速度更快，所以本发明实施例能实现对第一时钟信号CLK+和第二时钟信号CLK-进行高速三分频处理的目的。
具体的，在图1中，由于第一D触发器NOR_CML_DFF1的第一时钟输入端CLKP和第二D触发器NOR_CML_DFF2的第一时钟输入端CLKP分别由第一时钟信号CLK+和第二时钟信号CLK-控制，因此每隔1/2个周期，第一D触发器NOR_CML_DFF1的第一时钟输入端CLKP和第二D触发器NOR_CML_DFF2的第一时钟输入端CLKP接收到的信号的电平就会改变一次。用NOR_CML_DFF1_QP、NOR_CML_DFF2_QP和NOR_QP分别表示第一D触发器NOR_CML_DFF1的第一输出端QP、第二D触发器NOR_CML_DFF2的第一输出端QP、以及经过或非门电路NOR的输出端QP的状态，假设NOR_CML_DFF1_QP和NOR_CML_DFF2_QP的初始状态都为0，则NOR_QP=1，以每1/2周期更新一次状态。当一个第一时钟信号CLK+下降沿到来时，NOR_CML_DFF1_QP=1，NOR_QP=0，NOR_CML_DFF2_QP保持不变；当一个CLK+上升沿到来时，NOR_CML_DFF1_QP的值保持不变，NOR_CML_DFF2_QP=0，NOR_QP=0；以此类推，可得到多个周期数据如表1：
表1
端口 OR_CML_DFF1_QP NOR_CML_DFF2_QP NOR_QP
初始状态 0 0 1
1/2T(下降沿) 1 0 0
T(上升沿) 1 0 0
3/2T(下降沿) 0 0 1
2T(上升沿) 0 1 0
5/2T(下降沿) 0 1 0
3T(上升沿) 0 0 1
7/2T(下降沿) 1 0 0
4T(上升沿) 1 0 0
9/2T(下降沿) 0 0 1
5T(上升沿) 0 1 0
11/2T(下降沿) 0 1 0
6T(上升沿) 0 0 1
13/2T(下降沿) 1 0 0
7T(上升沿) 1 0 0
... ... ... ...
由表1中数据可知，NOR_QP的状态值每经过3/2个周期会循环一次，因此NOR_QP输出是周期为3T/2的时钟信号，改变OR_CML_DFF1_QP、NOR_CML_DFF2_QP的初始状态同样可得到此结论，在此不做赘述。
由于NOR输出的是周期为3T/2的信号，经过后面一级传统的CML二分频电路分频后，最终输出将变成周期为3T的时钟信号，同时由于二分频电路的占空比调整作用，可使输出信号占空比在50%左右。
其中，请参照图2，第一D触发器和第二D触发器的电路均相同，均是集成或非门D触发器，实施例如下：由MOS管M1、MOS管M2、MOS管M3和MOS管M4作为集成或非门D触发器（第一D触发器或第二D触发器）的输入管，即分别作为第一输入端AP、第二输入端AN、第三输入端BP和第四输入端BN，MOS管M5为阻抗匹配管，保证集成或非门D触发器（第一D触发器或第二D触发器）的输入为不同状态时，电源VDD到地GND的阻抗的匹配。MOS管M6和MOS管M7均为锁存管，MOS管M8和MOS管M9分别为第一时钟输入端CLKP和第二时钟输入端CLKN的输入管，MOS管M10为偏置管，MOS管M1~MOS管M10与电阻R1~电阻R2共同构成第一级锁存器，MOS管M11~MOS管M17管与电阻R3~电阻R4共同构成第二级锁存器，两级锁存器级联构成具有集成或非门功能的D触发器结构。
请参照图3，或非门电路的实施例如下：MOS管M18、MOS管M19、MOS管M20和MOS管M21为输入管，即作为或非门电路NOR的第一输入端AP、第二输入端AN、第三输入端BP和第四输入端BN，MOS管M22为阻抗匹配管，保证或非门输入为不同状态时，电源VDD到地GND的阻抗的匹配。MOS管M23为偏置管，MOS管M18~MOS管M23与电阻R9以及电阻R10共同构成CML结构的或非门，即保留了或非门的逻辑功能，又具有CML结构的高速性能。
综上，在本发明实施例提供的三分频电路中，通过第一D触发器、第二D触发器和或非门电路将一周期的输入信号处理成二分之三周期的或非门电路输出信号，二分频电路再将或非门电路输出信号处理成三分频信号。从而实现了将电流模式逻辑电路和三分频处理电路结合起来，实现了对输入信号的高速三分频处理。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (8)

1.一种三分频电路，其特征在于，包括：第一D触发器、第二D触发器、或非门电路和二分频电路；
所述第一D触发器的第一时钟端接第一时钟信号，所述第二D触发器的第一时钟输入端接第二时钟信号，所述第一时钟信号和所述第二时钟信号的相位相差180°；
所述第一D触发器的第一输出端接或非门电路的第一输入端，并反馈至所述第一D触发器的第一输入端和所述第二D触发器的第三输入端，所述第一D触发器的第二输出端接所述或非门电路的第二输入端，并反馈至所述第一D触发器的第二输入端和所述第二D触发器的第四输入端；
所述第二D触发器的第一输出端接所述或非门电路的第三输入端，并反馈至所述第一D触发器的第三输入端和所述第二D触发器的第一输入端，所述第二D触发器的第二输出端接所述或非门电路的第四输入端，并反馈至所述第一D触发器的第四输入端和所述第二D触发器的第二输入端；
所述或非门电路的第一输出端和第二输出端分别接所述二分频电路的第一时钟输入端和第二时钟输入端，所述二分频电路的第一输出端和第二输出端分别反馈至所述二分频电路的第二输入端和第一输入端，所述或非门电路根据所述第一D触发器的输出信号和所述第二D触发器的输出信号输出或非门信号，所述二分频电路将所述或非门信号进行二分频处理；以及
其中，所述第一D触发器、所述第二D触发器、所述或非门电路和所述二分频电路均为电流模式逻辑电路。
2.如权利要求1所述的三分频电路，其特征在于，所述第一D触发器的第二时钟端接第二时钟信号，所述第二D触发器的第二时钟输入端接所述第一时钟信号。
3.如权利要求1所述的三分频电路，其特征在于，若所述第一D触发器的第一输入端输入的信号为一周期信号，则所述或非门输出的信号为二分之三周期信号。
4.如权利要求1所述的三分频电路，其特征在于，所述第一D触发器和所述第二D触发器均为集成或非门D触发器。
5.如权利要求1所述的三分频电路，其特征在于，所述第一D触发器和所述第二D触发器的电路结构均相同。
6.如权利要求5所述的三分频电路，其特征在于，所述第一D触发器和所述第二D触发器均由若干MOS管和若干电阻组成。
7.如权利要求1所述的三分频电路，其特征在于，所述或非门电路由若干MOS管和若干电阻组成。
8.如权利要求1所述的三分频电路，其特征在于，所述二分频电路由若干MOS管和若干电阻组成。
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