JP2004228812A - 周波数分周器 - Google Patents
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Abstract
【課題】低消費電力かつ高速動作が可能な周波数分周器を提供する。
【解決手段】２分周器１０、３０〜５０をＮＭＯＳソースカップルドロジックからなり、クロック信号が入力されるＮＭＯＳトランジスタが接地されたＤフリップフロップで構成し、６段目に接続された２分周器６０をＣＭＯＳロジック回路からなるＤフリップフロップで構成する。２分周器１０、３０〜５０は後段にいくにつれてデバイスサイズが小さくなるように設定する。さらに、２／３分周器２０をＮＭＯＳソースカップルドロジック回路からなる２個のＮＡＮＤ型Ｄフリップフロップで構成する。
【選択図】 図１
【解決手段】２分周器１０、３０〜５０をＮＭＯＳソースカップルドロジックからなり、クロック信号が入力されるＮＭＯＳトランジスタが接地されたＤフリップフロップで構成し、６段目に接続された２分周器６０をＣＭＯＳロジック回路からなるＤフリップフロップで構成する。２分周器１０、３０〜５０は後段にいくにつれてデバイスサイズが小さくなるように設定する。さらに、２／３分周器２０をＮＭＯＳソースカップルドロジック回路からなる２個のＮＡＮＤ型Ｄフリップフロップで構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、発振器から出力された高周波信号を分周することにより、所望の周波数を得る周波数分周器に関する。
【０００２】
【従来の技術】
携帯端末やワイヤレスセンサ等の装置では、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）方式の周波数シンセサイザを内蔵する無線ＩＣがしばしば用いられている。ＰＬＬ方式の周波数シンセサイザは、位相比較器、ＶＣＯ、プリスケーラ等によって構成されるが、電力消費量の大部分がプリスケーラ（周波数分周器）によって決定される。したがって、周波数分周器の電力消費量を低くすれば、携帯端末などに用いられる電池の長寿命化を図ることができる。
【０００３】
周波数分周器は、例えばＤフリップフロップを直列接続して構成され、クロック信号は、各段のＤフリップフロップによって周波数が１／２ずつ分周されていき、Ｄフリップフロップの接続個数により、最終段のＤフリップフロップから所望する周波数のクロック信号が得られる。Ｄフリップフロップとしては、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デジタルロジック回路やＴＳＰＣ（ｔｒｕｅ ｓｉｎｇｌｅ ｐｈａｓｅ ｃｌｏｃｋ）回路等が採用されるのが一般的である。これらの回路は、周波数が増大するにつれて過渡電流が増大する特性を有しているため、低周波で動作させた場合は、消費電流を極めて小さくすることができるが、高周波で動作させた場合、消費電流は著しく大きくなってしまう。
【０００４】
また、ＤフリップフロップをＴＳＰＣ回路で構成した場合、ＣＭＯＳデジタルロジック回路よりも、高周波における消費電流を小さくすることができるが、電源電圧が低い場合、ＣＭＯＳデジタルロジック回路同様、高周波動作ができなくなる。
【０００５】
そこで、周波数によらず一定の電流を流すことができるＤフリップフロップとしてソースカップルドロジックからなるＤフリップフロップを用いた周波数分周器が知られている。
【０００６】
図１１は、従来のソースカップルドロジックからなるＤフリップフロップを用いた２分周器を示している。この２分周器は、２個のラッチ１０１０、１０２０を備えたマスタースレイブ方式のＤフリップフロップであり、差動クロック信号によって動作する。ラッチ１０１０は、ソース端子同士が接続された２個のＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなるソース結合回路１０１１、１０１２から主に構成されている。
【０００７】
ソース結合回路１０１１及び１０１２のソース端子側には、ソース結合回路１０１３が接続されている。ソース結合回路１０１３は、ＮＭＯＳトランジスタ１０１３ａ、１０１３ｂから構成され、ＮＭＯＳトランジスタ１０１３ａのゲート端子には、差動クロック信号のうちの一方のクロック信号（クロック信号ＣＫ＋）が入力され、ＮＭＯＳトランジスタ１０１３ｂのゲート端子には、他方のクロック信号（クロック信号ＣＫ−）が入力される。なお、ラッチ１０２０は、ラッチ１０１０と同一構成を有している。
【０００８】
ソース結合回路１０１３のソース端子側にはＮＭＯＳトランジスタ１０１４ａが接続されている。ラッチ１０２０のソース結合回路１０２３のソース端子側にはＮＭＯＳトランジスタ１０１４ｂが接続されている。ＮＭＯＳトランジスタ１０１４ａ及び１０１４ｂはゲート同士が接続され、定電流回路を構成しており、それぞれのゲートにバイアス電圧ＶＢが印加されると、所定の定電流をラッチ１０１０、１０２０に流す。
【０００９】
また、周波数分周器は、いずれかの段に分周比切替え信号に応じて２分周器又は３分周器として機能する分周比切替え機能付きの回路（２／３分周器）が接続される場合もある。図１２は、従来の２／３分周器の回路図を示している。２／３分周器は、２個のＤフリップフロップ２００１、２００２、ＯＲ回路２００３、ＡＮＤ回路２００４から構成されている。Ｄフリップフロップ２００１のＱ端子には、ＯＲ回路２００３が接続されている。ＯＲ回路２００３の出力端子には、ＡＮＤ回路２００４が接続されている。ＡＮＤ回路２００４の出力端子は、Ｄフリップフロップ２００２のＤ端子と接続されている。Ｄフリップフロップ２００２のＱ−端子は、Ｄフリップフロップ２００１のＤ端子と接続されている。そして、２／３分周器は、ＯＲ回路２００３のＳＥＬ端子から入力される分周比切替え信号のＨ又はＬのステータスによって、３分周器又は２分周器として機能する。
【００１０】
【発明が解決しようとする課題】
ところで、図１１に示す従来の回路は、定電流源１０１４が存在するため、電源電圧ＶＤＤからグランド間に３段のＮＭＯＳが存在することとなり、省電力化を図るために電源電圧の値を小さくすると、各ＮＭＯＳのソース−ドレイン間の電圧が十分確保することができず、高速動作ができないという問題がある。
【００１１】
また、周波数分周器に図１２に示す２／３分周回路を接続した場合、ＯＲ回路２００３及びＡＮＤ回路２００４による信号の遅延が大きいため、この２／３分周回路を通常の２分周回路と同一の速度で動作させるためには、Ｄフリップフロップ２００１、２００２を倍程度の速度で動作させなければならず、その結果、消費電力が増大してしまう。
【００１２】
本発明は上記課題を解決するためになされたものであり、低電力消費かつ高速動作が可能な周波数分周器を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る周波数分周器は、入力信号の周波数を１／Ｎ（Ｎは整数）に分周して出力するＮ分周器をＭ（Ｍは２以上の整数）個直列に接続して構成された周波数分周器であって、１段目からＫ（Ｋ＜Ｍ：Ｋは整数）段目までのＮ分周器を、ＮＭＯＳソースカップルドロジックによるマスタースレイブ方式のＤフリップフロップで構成するとともに、当該Ｄフリップフロップを構成するＮＭＯＳトランジスタのうち、入力信号が入力されるＮＭＯＳトランジスタのソース端子を接地したことを特徴とする。
【００１４】
この構成によれば、Ｍ段に接続されたＮ分周器のうち、１〜Ｋ段目までのＮ分周器をＮＭＯＳソースカップルドロジック（ＮＭＯＳトランジスタで構成されたソースカップルドロジック）によるマスタースレイブ方式のＤフリップフロップで構成するとともに、このＤフリップフロップのクロック信号が入力されるＮＭＯＳトランジスタのソース端子を、定電流源を構成するＮＭＯＳトランジスタを接続することなく接地したため、従来の回路のように電源電圧からグランド間に３段あったＮＭＯＳが２段で構成されることとなるため、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間に十分な電圧が印加されることとなり、電力消費量の低減を図りつつ、高速動作が可能となる。
【００１５】
また、前記１段目からＫ段目までのＮ分周器において、各Ｎ分周器の消費電流が、入力されるクロック信号の周波数に応じた値となるように、各Ｎ分周器を構成するＮＭＯＳトランジスタのサイズを設定することが好ましい。
【００１６】
この構成によれば、各段のＮ分周器に入力されるクロック信号の周波数に応じて、各Ｎ分周器を構成するＮＭＯＳトランジスタのデバイスサイズを設定するため、２段目以降のフリップフロップがオーバースペックとならず、周波数分周器全体としての消費電流を小さくすることができる。
【００１７】
また、Ｍ段目又は（Ｋ＋１）〜Ｍ段目のＮ分周器をＣＭＯＳロジック回路からなるマスタースレイブ方式のＤフリップフロップで構成することが好ましい。この構成によれば、最終段側のＮ分周器を、低周波信号に対しては極めて消費電流が小さなＣＭＯＳロジック回路からなるＤフリップフロップで構成したため、周波数分周器全体としての消費電流をさらに小さくすることができるとともに、０〜電源電圧間をフルに使った振幅を有する出力信号を得ることができる。
【００１８】
また、分周比切替え信号に応じてＮ分周器又はＮ＋１分周器として機能する少なくとも１個の分周比切替え機能付き分周器を更に含み、前記分周比切替え機能付き分周器は、２個のＮＡＮＤ型Ｄフリップフロップから構成され、前記ＮＡＮＤ型Ｄフリップフロップは、ＮＭＯＳソースカップルドロジックからなるマスタースレイブ方式のＤフリップフロップのマスター側のラッチに、ＮＡＮＤ回路が付加されたものであり、前記ＮＡＮＤ回路は、ソース端子同士が結合された２個のＮＭＯＳトランジスタから構成され、前記２個のＮＭＯＳトランジスタのそれぞれのゲートに前記切換え信号が入力されることが好ましい。
【００１９】
この構成によれば、分周比切替え機能付き分周器を、ソースカップルドロジックからなるＤフリップフロップのマスター側のラッチに、ソース端子同士が結合された２個のＮＭＯＳトランジスタからなるＮＡＮＤ回路を付加して構成したため、図１２に示す従来の回路のように、ＯＲ回路、ＡＮＤ回路が不要となり、これらの回路による遅延が生じず、その結果、フリップフロップの動作速度をＯＲ回路及びＡＮＤ回路による遅延を加味して、高速に設定する必要がなくなり消費電流を小さくすることができる。
【００２０】
【発明の実施の形態】
図１は、本発明に係る周波数分周器の一の実施形態を示したブロック図である。本周波数分周器は、直列接続された６段の分周器から構成され、１、３、４、５、６段目には２分周器１０、３０、４０、５０、６０が接続され、２段目には２／３分周器２０が接続されている。なお、図１では、各分周器は１本の線で接続されているが、各分周器は、差動クロック信号によって動作されるものであるため、実際には各分周器は、差動クロックの一方のクロック信号と他方のクロック信号とをそれぞれ伝送する２本の線で接続されている。
【００２１】
図２は、２分周器１０の回路図を示している。２分周器１０、３０〜５０は、それぞれ同一構成であるため、２分周器１０についてのみ説明し、他の２分周器３０〜５０は説明を省く。図２に示すように、２分周器１０は、マスター側のラッチ１１０とスレイブ側のラッチ１２０とから構成されるマスタースレイブ方式のＤフリップフロップである。ラッチ１１０、１２０は、それぞれクロック信号ＣＫ＋とクロック信号ＣＫ−が入力される２個のクロック入力端子を備え、クロック信号ＣＫ＋とクロック信号ＣＫ−との差分である差動クロック信号によって動作される。
【００２２】
ラッチ１２０のＱ＋端子はラッチ１１０のＤ−端子に接続されるとともに、２／３分周器２０を構成する２個のＮＡＮＤ型Ｄフリップフロップ２１０、２２０（図略）のそれぞれのクロック入力端子に接続されている。また、ラッチ１２０のＱ−端子はラッチ１１０のＤ＋端子に接続されるとともに２／３分周器２０を構成するＮＡＮＤ型Ｄフリップフロップ２１０、２２０（図略）のそれぞれのクロック入力端子に接続されている。
【００２３】
図３は、２分周器１０のさらに詳細な回路図を示している。ラッチ１１０はソース端子同士が接続された２個のＮＭＯＳトランジスタからなるソース結合回路１１１、１１２を含んでいる。ソース結合回路１１１は、ＮＭＯＳトランジスタ１１１ａ、１１１ｂから構成されている。ＮＭＯＳトランジスタ１１１ａのドレインは、負荷抵抗ＲＬを介して電源ＶＤＤに接続されるとともに、ラッチ１２０のＮＭＯＳトランジスタ１２１ｂのゲートに接続されている。また、ＮＭＯＳトランジスタ１１１ｂのドレインは、負荷抵抗ＲＬを介して電源ＶＤＤに接続されるとともに、ラッチ１２０のＮＭＯＳトランジスタ１２１ａのゲートに接続されている。なお、負荷抵抗ＲＬの値によって、ラッチ１２０の出力信号の電圧レベルが決定される。また、負荷抵抗ＲＬとしては、ゲートをバイアスしたＰＭＯＳで構成してもよい。
【００２４】
ソース結合回路１１２は、ＮＭＯＳトランジスタ１１２ａ、１１２ｂから構成されている。ＮＭＯＳトランジスタ１１２ａのドレインは、ＮＭＯＳトランジスタ１１１ａのドレインに接続されるとともに、ＮＭＯＳトランジスタ１１２ｂのゲートに接続されている。ＮＭＯＳトランジスタ１１２ｂのドレインは、ＮＭＯＳトランジスタ１１１ｂのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２１ａのゲートに接続されている。ＮＭＯＳトランジスタ１１２ｂのゲートはＮＭＯＳトランジスタ１１２ａのドレインに接続されている。
【００２５】
ソース結合回路１１１のソースは、ＮＭＯＳトランジスタ１１３ａのドレインに接続されている。ソース結合回路１１２のソースは、ＮＭＯＳトランジスタ１１３ｂのドレインに接続されている。ＮＭＯＳトランジスタ１１３ａのゲートには、クロック信号ＣＫ＋が入力され、ＮＭＯＳトランジスタ１１３ｂのゲートには、クロック信号ＣＫ−が入力される。ＮＭＯＳトランジスタ１１３ａ及び１１３ｂは、ソース端子同士が接続されており、ソース結合回路１１３を形成している。また、ＮＭＯＳトランジスタ１１３ａ及び１１３ｂのソースは接地されている。したがって、図１１に示す従来の回路とは異なり、電源ＶＤＤ及びグランド間は２段のＮＭＯＳから構成されることとなる。その結果、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間の電圧を十分に確保することができ、電力消費量の低減を図りつつ、高速動作が可能となる。
【００２６】
ラッチ１２０は、ラッチ１１０と同一構成であり、ＮＭＯＳトランジスタ１２１ａ、１２２ａのドレインはＱ＋端子に接続され、ＮＭＯＳトランジスタ１２１ｂ、１２２ｂのドレインはＱ−端子に接続されている。ここで、ソース結合回路をＮＭＯＳトランジスタで構成しているため、ソース結合回路をＰＭＯＳで構成した場合に比べ、高速動作が可能となる。
【００２７】
２分周器６０は、ＣＭＯＳロジック回路からなるＤフリップフロップで構成されている。図４は、２分周器６０の回路図を示しており、（ａ）は２分周器６０の全体回路図を示し、（ｂ）は２分周器６０のラッチを構成するＡＮＤ及びＯＲ回路部分の詳細な回路図を示している。（ａ）に示すように２分周器６０は、ラッチ６１０、６２０から構成されている。ラッチ６１０、６２０は同一構成であるため、ラッチ６１０のみ説明する。ラッチ６１０は２個のＡＮＤ回路６１１、６１２及び２個のＮＯＲ回路６１３、６１４から構成されている。
【００２８】
ＡＮＤ回路６１１は入力端からクロック信号ＣＫ＋が入力され、出力端がＮＯＲ回路６１３の入力端に接続されている。ＡＮＤ回路６１２は入力端からクロック信号ＣＫ−が入力され、出力端がＮＯＲ回路６１４の入力端に接続されている。
【００２９】
ＮＯＲ回路６１３の出力端は、ラッチ６２０のＡＮＤ回路６２１の入力端に接続されるとともに、ＮＯＲ回路６１４の入力端に接続されている。ＮＯＲ回路６１４の出力端はＮＯＲ回路６１３の入力端に接続されるとともに、ラッチ６２０のＡＮＤ回路６２２に接続されている。
【００３０】
ラッチ６２０のＮＯＲ回路６２３の出力端は、ＡＮＤ回路６１２の入力端に接続されている。ＮＯＲ回路６２３の出力端が２分周器６０のＱ＋端子である。ラッチ６２０のＮＯＲ回路６２４の出力端はＡＮＤ回路６１１の入力端に接続されている。ＮＯＲ回路６２３の出力端が２分周器６０のＱ−端子である。
【００３１】
図４（ｂ）に示すように、ＡＮＤ回路６１１及びＮＯＲ回路６１３は、６個のＭＯＳトランジスタＣ１〜Ｃ６から構成されている。
【００３２】
ＣＭＯＳロジック回路は、動作時以外の消費電流はほぼ０であるため、他のロジックにより構成される回路に比べて消費電流は著しく小さくなるが、高速動作させるには一定の限界があり、電源電圧小さくするという条件のもとで、本周波数分周器が取り扱うような、数百ＭＨｚ以上のクロック信号に追従動作することは困難である。
【００３３】
そこで、本周波数分周器では、１〜５段目までの分周器は、ＮＭＯＳソースカップルドロジック回路で構成し、分周されて十分低い周波数となったクロック信号が入力される６段目の２分周器６０は、ＣＭＯＳロジック回路で構成した。これにより、周波数分周器全体の消費電流を、さらに小さくすることができる。
【００３４】
図５は２／３分周器２０の回路図を示している。２／３分周器２０は２個のＮＡＮＤ型Ｄフリップフロップ２１０、２２０から構成されている。ＮＡＮＤ型Ｄフリップフロップ２１０、２２０は、６個の入力端子（Ｄ１＋端子、Ｄ１−端子、Ｄ２＋端子、Ｄ２−端子、ＣＫ＋端子、ＣＫ−端子）と、２個の出力端子（Ｑ＋端子、Ｑ−端子）を備えている。ＮＡＮＤ型Ｄフリップフロップ２１０のＱ＋端子はＮＡＮＤ型Ｄフリップフロップ２２０のＤ２＋端子に接続され、Ｑ−端子はＮＡＮＤ型Ｄフリップフロップ２２０のＤ２＋端子に接続されている。ＮＡＮＤ型Ｄフリップフロップ２２０のＱ＋端子は、次段に接続された２分周器３０のラッチ３１０、３２０のクロック入力端子に接続されるとともに、ＮＡＮＤ型Ｄフリップフロップ２１０のＤ−端子とＮＡＮＤ型Ｄフリップフロップ２２０のＤ＋端子とに接続されている。ＮＡＮＤ型Ｄフリップフロップ２２０のＱ−端子は次段に接続された２分周器３０のラッチ３１０、３２０のクロック入力端子に接続されるとともに、ＮＡＮＤ型Ｄフリップフロップ２１０のＤ１＋端子とＮＡＮＤ型Ｄフリップフロップ２２０のＤ１−端子とに接続されている。ＮＡＮＤ型Ｄフリップフロップ２１０のＣＫ＋及びＣＫ−端子はそれぞれＮＡＮＤ型Ｄフリップフロップ２２０のＣＫ＋端子及びＣＫ−端子に接続されている。
【００３５】
ＮＡＮＤ型Ｄフリップフロップ２１０のＤ２＋、Ｄ２−端子には、分周比切替え信号が入力される。２／３分周器２０は、Ｈ又はＬの分周比切替え信号によって、２分周器または３分周器として機能する。
【００３６】
図６は、ＮＡＮＤ型Ｄフリップフロップ２１０の回路図を示している。なお、ＮＡＮＤ型Ｄフリップフロップ２２０は、ＮＡＮＤ型Ｄフリップフロップ２１０と同一構成であるため説明を省略する。ＮＡＮＤ型Ｄフリップフロップ２１０は、図３に示すソースカップルドロジックからなるＤ−フリップフロップにＮＡＮＤ回路２１４を付加することで構成される。ＮＡＮＤ回路２１４は、ＮＭＯＳトランジスタ２１４ａ、２１４ｂからなるソース結合回路である。ＮＭＯＳトランジスタ２１４ａのドレインはソース結合回路２１１のソース側に接続されている。ＮＭＯＳトランジスタ２１４ｂのドレインはＮＭＯＳトランジスタ２１１ｂのドレインに接続されている。ＮＡＮＤ回路２１４のソース側には、ＮＭＯＳトランジスタ２１３ａのドレインが接続されている。ＮＭＯＳトランジスタ２１１ａ及び２１１ｂのゲートには、分周比切替え信号が入力される。
【００３７】
ソースカップルドロジックによるＤフリップフロップは、回路を構成するＭＯＳトランジスタのサイズによって、消費電流が決定され、消費電流が大きいほど高速動作が可能となる。また、消費電流は、ゲートソース間に印加される電圧と、ソースドレイン方向に垂直な方向であるＭＯＳトランジスタの幅方向（Ｗ）及びソースドレイン方向のＭＯＳトランジスタ長さ（Ｌ）の比（Ｗ／Ｌ）とによって決定される。したがって、低い電源電圧でＤフリップフロップの高速化を図るためには、回路を構成するＭＯＳトランジスタのサイズ（デバイスサイズ）を大きくすればよい。
【００３８】
しかしながら、周波数分周器を構成する２分周器は、後段の２分周器ほど入力されるクロック信号の周波数は低くなるため、全ての２分周器を同じデバイスサイズの２分周器で構成すると、後段の２分周器は、オーバースペックとなる。そして、ソースカップルドロジックからなるＤフリップフロップは、動作速度とは関係なくデバイスサイズによって消費電流が決定されることから、後段の２分周器には、必要以上に大きな消費電流が流れることとなる。
【００３９】
そこで、本周波数分周器は、２分周器１０、３０〜５０及び２／３分周器２０のデバイスサイズを各分周器の動作速度に合わせて設定する。すなわち、後段にいくにつれて２分周器のデバイスサイズを小さく設定し、２／３分周器２０及び２分周器３０〜６０に必要以上の消費電流が流れないように各分周器を最適化することで、周波数分周器全体での消費電流を小さくしている。
【００４０】
２分周器１０、３０〜５０のバイアス電流は、入力されるクロック信号のＤＣレベルと負荷抵抗ＲＬ及びＮＭＯＳトランジスタのサイズとによって決定される。そのため、分周器に入力されるクロック信号と分周器から出力されるクロック信号との中心電圧（コモンモード電圧）と振幅とが同じ値となるように、かつ、分周器のゲインが１以上となるようにＮＭＯＳトランジスタ及び負荷抵抗のサイズ（デバイスサイズ）を設定し、動作周波数に応じた消費電流が流れるように各分周器を最適化する。
【００４１】
図７は、図１に示す周波数分周器に所定周波数、例えば６５０ＭＨｚのクロック信号が入力されたときのタイミングチャートを示しており、（ａ）は２／３分周器２０に入力される分周比切替え信号ＳＥＬを、（ｂ）は２分周器１０に入力されるクロック信号Ｓ０を示し、（ｃ）は２分周器１０から出力されるクロック信号Ｓ１を示し、（ｄ）は２／３分周器２０から出力されるクロック信号Ｓ２を示し、（ｅ）は２分周器３０から出力されるクロック信号Ｓ３を示し、（ｆ）は２分周器４０から出力されるクロック信号Ｓ４を示し、（ｇ）は２分周器５０から出力されるクロック信号Ｓ５を示し、（ｈ）は２分周器６０から出力されるクロック信号Ｓ６を示している。なお、（ａ）〜（ｄ）のタイミングチャートは波形を見やすくするために、横軸のスケールを、（ｅ）〜（ｈ）の横軸のスケールよりも小さく設定している。また、電源ＶＤＤは、１Ｖの電圧を供給する。
【００４２】
（ｂ）に示す周波数６５０ＭＨｚのクロック信号Ｓ０は、２分周器１０によって２分周され、周波数３２５ＭＨｚのクロック信号Ｓ１として２／３分周器２０に出力される。クロック信号Ｓ１は２／３分周器２０によって３分周されてクロック信号Ｓ２として２分周器３０に出力される。以後、クロック信号は、２分周器４０〜６０によって２分周されていき、周波数分周器からは、６５０×（１／２）５×（１／３）＝６．８ＭＨｚのクロック信号が出力される。
【００４３】
また、期間Ｔ２においては、分周比切替え信号ＳＥＬがＬであるため、２／３分周器２０は２分周器として機能し、（ｃ）に示すように２分周器１０から出力されたクロック信号Ｓ１は、２／３分周器２０によって２分周されてクロック信号Ｓ２として出力される。したがって、周波数分周器からは、６５０×（１／２）６＝１０．１ＭＨｚのクロック信号が出力される。なお、本周波数分周器がＰＬＬ回路のプリスケーラとして用いられる場合は、周波数分周器から出力されたクロック信号は、位相比較器に入力される。
【００４４】
表１は、本周波数分周器に６５０ＭＨｚのクロック信号が入力されたときの、初段の２分周器１０の消費電流を１としたときの各分周器の消費電流の比率を示している。
【００４５】
【表１】
【００４６】
表１から分かるように、各分周器の消費電流は後段に行くにつれて小さくなっていることが分かる。また、２／３分周器２０は、ＮＡＮＤ型Ｄフリップフロップを２段接続されて構成されているため、消費電流の比率は、１／２×１．３×２となっている。そして、３段目以降の２分周器３０〜６０は後段にいくにつれて、消費電流が（１／２）ｌ−１（ｌはその分周器が接続されている段数）ずつ小さくなっていくことが分かる。さらに、６段目の２分周器６０はＣＭＯＳロジック回路から構成されているため、他の２分周器１０、３０〜５０に比べて消費電流が著しく小さく（１／１００）なっていることが分かる。ここで、全ての２分周器のデバイスサイズを１段目の２分周器１０と同じデバイスサイズで構成すると、ＮＭＯＳソースカップルドロジックからなるＤフリップフロップの消費電流は、動作速度によらずデバイスサイズによって決定されることから、周波数分周器全体での消費電流は表１の結果に比べてかなり大きなものとなる。
【００４７】
なお、本発明は以下の態様をとることができる。
【００４８】
（１）上記実施形態では、分周器を全て直接接続したが、途中の分周器からの信号を取り出す必要がある場合には、取り出したい信号を出力する分周器の出力側にバッファを接続すればよい。図８に示す例では、２分周器１０からの信号を取り出したいため、２分周器１０と２／３分周器２０との間にバッファ７０を接続している。また、２／３分周器２０を２段目に接続したが、これに限定されず、図９に示すように１段目に接続してもよい。また、複数の２／３分周器２０を接続してもよい。さらに、図１０に示すように２／３分周器を用いることなく、２分周器のみで周波数分周器を構成してもよい。
【００４９】
（２）上記実施形態では、周波数分周器を６段の分周器で構成したが、これに限定されず、７段以上あるいは５段以下の分周器で構成してもよい。
【００５０】
（３）上記実施形態では、６段目に接続された２分周器６０のみをＣＭＯＳロジック回路で構成したが、これに限定されず、これ以外の箇所に接続された２分周器をＣＭＯＳロジック回路で構成してもよい。
【００５１】
【発明の効果】
以上説明したように本発明によれば、１段目からＫ段目までのＮ分周器をＮＭＯＳソースカップルドロジックによるマスタースレイブＤフリップフロップで構成するとともに、当該Ｄフリップフロップを構成するＮＭＯＳトランジスタのうち、クロック信号が入力されるＮＭＯＳトランジスタのソース端子を接地したため、電源からグランドまでの間が２段のＮＭＯＳで構成されることとなり、電力消費量の低減を図るために、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間に十分な電圧を印加されることとなり、消費電力の低減を図りつつ、高速動作が可能となる。
【００５２】
また、ＮＭＯＳソースカップルドロジックからなるＤフリップフロップからなるＮ分周器について、消費電流が入力されるクロック信号の周波数に応じた値となるように、デバイスサイズを設定したため、２段目以降のフリップフロップがオーバースペックとならず、回路全体としての消費電流を低減させることができる。
【００５３】
さらに、分周比切替え機能付きの周波数分周器をＮＭＯＳソースカップルドロジックからなるＮＡＮＤ型Ｄフリップフロップで構成したため、従来の分周比切替え機能付きの周波数分周器のようにＯＲ回路及びＡＮＤ回路が不要となり、その結果、回路の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る周波数分周器の一の実施形態を示したブロック図である。
【図２】ソースカップルドロジックからなるマスタースレイブ方式のＤフリップフロップで構成された２分周器の回路図である。
【図３】図２に示す２分周器のさらに詳細な回路図である。
【図４】ＣＭＯＳロジック回路からなる２分周器の回路図を示しており、（ａ）は２分周器全体の回路図を示し、（ｂ）は２分周器のラッチを構成するＡＮＤ及びＯＲ回路部分の詳細な回路図を示している。
【図５】２／３分周器の回路図である。
【図６】ＮＡＮＤ型Ｄフリップフロップの回路図である。
【図７】図１に示す周波数分周器に所定周波数のクロック信号が入力されたときのタイミングチャートを示しており、（ａ）は２／３分周器２０に入力される分周比切替え信号ＳＥＬを、（ｂ）は２分周器１０に入力されるクロック信号Ｓ０を示し、（ｃ）は２分周器１０から出力されるクロック信号Ｓ１を示し、（ｄ）は２／３分周器２０から出力されるクロック信号Ｓ２を示し、（ｅ）は２分周器３０から出力されるクロック信号Ｓ３を示し、（ｆ）は２分周器４０から出力されるクロック信号Ｓ４を示し、（ｇ）は２分周器５０から出力されるクロック信号Ｓ５を示し、（ｈ）は２分周器６０から出力されるクロック信号Ｓ６を示している。
【図８】本発明に係る周波数分周器の変形例を示した図である。
【図９】本発明に係る周波数分周器の変形例を示した図である。
【図１０】本発明に係る周波数分周器の変形例を示した図である。
【図１１】従来のソースカップルドロジックからなるＤフリップフロップを用いた２分周器を示した図である。
【図１２】従来の２／３分周器の回路図である。
【符号の説明】
１０ ３０ ４０ ５０ ６０ ２分周器
２０ ２／３分周器
７０ バッファ
１１０ ３１０ ４１０ ５１０ ６１０ ラッチ
１２０ ３２０ ４２０ ５２０ ６２０ ラッチ
１１１ １１２ １１３ ２１１ ソース結合回路
２１０ ２２０ ＮＡＮＤ型Ｄフリップフロップ
２１４ ＮＡＮＤ回路
６１１ ６１２ ６２１ ６２２ ＡＮＤ回路
６１３ ６１４ ６２３ ６２４ ＯＲ回路
ＲＬ 負荷抵抗
【発明の属する技術分野】
本発明は、発振器から出力された高周波信号を分周することにより、所望の周波数を得る周波数分周器に関する。
【０００２】
【従来の技術】
携帯端末やワイヤレスセンサ等の装置では、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）方式の周波数シンセサイザを内蔵する無線ＩＣがしばしば用いられている。ＰＬＬ方式の周波数シンセサイザは、位相比較器、ＶＣＯ、プリスケーラ等によって構成されるが、電力消費量の大部分がプリスケーラ（周波数分周器）によって決定される。したがって、周波数分周器の電力消費量を低くすれば、携帯端末などに用いられる電池の長寿命化を図ることができる。
【０００３】
周波数分周器は、例えばＤフリップフロップを直列接続して構成され、クロック信号は、各段のＤフリップフロップによって周波数が１／２ずつ分周されていき、Ｄフリップフロップの接続個数により、最終段のＤフリップフロップから所望する周波数のクロック信号が得られる。Ｄフリップフロップとしては、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デジタルロジック回路やＴＳＰＣ（ｔｒｕｅ ｓｉｎｇｌｅ ｐｈａｓｅ ｃｌｏｃｋ）回路等が採用されるのが一般的である。これらの回路は、周波数が増大するにつれて過渡電流が増大する特性を有しているため、低周波で動作させた場合は、消費電流を極めて小さくすることができるが、高周波で動作させた場合、消費電流は著しく大きくなってしまう。
【０００４】
また、ＤフリップフロップをＴＳＰＣ回路で構成した場合、ＣＭＯＳデジタルロジック回路よりも、高周波における消費電流を小さくすることができるが、電源電圧が低い場合、ＣＭＯＳデジタルロジック回路同様、高周波動作ができなくなる。
【０００５】
そこで、周波数によらず一定の電流を流すことができるＤフリップフロップとしてソースカップルドロジックからなるＤフリップフロップを用いた周波数分周器が知られている。
【０００６】
図１１は、従来のソースカップルドロジックからなるＤフリップフロップを用いた２分周器を示している。この２分周器は、２個のラッチ１０１０、１０２０を備えたマスタースレイブ方式のＤフリップフロップであり、差動クロック信号によって動作する。ラッチ１０１０は、ソース端子同士が接続された２個のＮＭＯＳ（Ｎ−ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなるソース結合回路１０１１、１０１２から主に構成されている。
【０００７】
ソース結合回路１０１１及び１０１２のソース端子側には、ソース結合回路１０１３が接続されている。ソース結合回路１０１３は、ＮＭＯＳトランジスタ１０１３ａ、１０１３ｂから構成され、ＮＭＯＳトランジスタ１０１３ａのゲート端子には、差動クロック信号のうちの一方のクロック信号（クロック信号ＣＫ＋）が入力され、ＮＭＯＳトランジスタ１０１３ｂのゲート端子には、他方のクロック信号（クロック信号ＣＫ−）が入力される。なお、ラッチ１０２０は、ラッチ１０１０と同一構成を有している。
【０００８】
ソース結合回路１０１３のソース端子側にはＮＭＯＳトランジスタ１０１４ａが接続されている。ラッチ１０２０のソース結合回路１０２３のソース端子側にはＮＭＯＳトランジスタ１０１４ｂが接続されている。ＮＭＯＳトランジスタ１０１４ａ及び１０１４ｂはゲート同士が接続され、定電流回路を構成しており、それぞれのゲートにバイアス電圧ＶＢが印加されると、所定の定電流をラッチ１０１０、１０２０に流す。
【０００９】
また、周波数分周器は、いずれかの段に分周比切替え信号に応じて２分周器又は３分周器として機能する分周比切替え機能付きの回路（２／３分周器）が接続される場合もある。図１２は、従来の２／３分周器の回路図を示している。２／３分周器は、２個のＤフリップフロップ２００１、２００２、ＯＲ回路２００３、ＡＮＤ回路２００４から構成されている。Ｄフリップフロップ２００１のＱ端子には、ＯＲ回路２００３が接続されている。ＯＲ回路２００３の出力端子には、ＡＮＤ回路２００４が接続されている。ＡＮＤ回路２００４の出力端子は、Ｄフリップフロップ２００２のＤ端子と接続されている。Ｄフリップフロップ２００２のＱ−端子は、Ｄフリップフロップ２００１のＤ端子と接続されている。そして、２／３分周器は、ＯＲ回路２００３のＳＥＬ端子から入力される分周比切替え信号のＨ又はＬのステータスによって、３分周器又は２分周器として機能する。
【００１０】
【発明が解決しようとする課題】
ところで、図１１に示す従来の回路は、定電流源１０１４が存在するため、電源電圧ＶＤＤからグランド間に３段のＮＭＯＳが存在することとなり、省電力化を図るために電源電圧の値を小さくすると、各ＮＭＯＳのソース−ドレイン間の電圧が十分確保することができず、高速動作ができないという問題がある。
【００１１】
また、周波数分周器に図１２に示す２／３分周回路を接続した場合、ＯＲ回路２００３及びＡＮＤ回路２００４による信号の遅延が大きいため、この２／３分周回路を通常の２分周回路と同一の速度で動作させるためには、Ｄフリップフロップ２００１、２００２を倍程度の速度で動作させなければならず、その結果、消費電力が増大してしまう。
【００１２】
本発明は上記課題を解決するためになされたものであり、低電力消費かつ高速動作が可能な周波数分周器を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る周波数分周器は、入力信号の周波数を１／Ｎ（Ｎは整数）に分周して出力するＮ分周器をＭ（Ｍは２以上の整数）個直列に接続して構成された周波数分周器であって、１段目からＫ（Ｋ＜Ｍ：Ｋは整数）段目までのＮ分周器を、ＮＭＯＳソースカップルドロジックによるマスタースレイブ方式のＤフリップフロップで構成するとともに、当該Ｄフリップフロップを構成するＮＭＯＳトランジスタのうち、入力信号が入力されるＮＭＯＳトランジスタのソース端子を接地したことを特徴とする。
【００１４】
この構成によれば、Ｍ段に接続されたＮ分周器のうち、１〜Ｋ段目までのＮ分周器をＮＭＯＳソースカップルドロジック（ＮＭＯＳトランジスタで構成されたソースカップルドロジック）によるマスタースレイブ方式のＤフリップフロップで構成するとともに、このＤフリップフロップのクロック信号が入力されるＮＭＯＳトランジスタのソース端子を、定電流源を構成するＮＭＯＳトランジスタを接続することなく接地したため、従来の回路のように電源電圧からグランド間に３段あったＮＭＯＳが２段で構成されることとなるため、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間に十分な電圧が印加されることとなり、電力消費量の低減を図りつつ、高速動作が可能となる。
【００１５】
また、前記１段目からＫ段目までのＮ分周器において、各Ｎ分周器の消費電流が、入力されるクロック信号の周波数に応じた値となるように、各Ｎ分周器を構成するＮＭＯＳトランジスタのサイズを設定することが好ましい。
【００１６】
この構成によれば、各段のＮ分周器に入力されるクロック信号の周波数に応じて、各Ｎ分周器を構成するＮＭＯＳトランジスタのデバイスサイズを設定するため、２段目以降のフリップフロップがオーバースペックとならず、周波数分周器全体としての消費電流を小さくすることができる。
【００１７】
また、Ｍ段目又は（Ｋ＋１）〜Ｍ段目のＮ分周器をＣＭＯＳロジック回路からなるマスタースレイブ方式のＤフリップフロップで構成することが好ましい。この構成によれば、最終段側のＮ分周器を、低周波信号に対しては極めて消費電流が小さなＣＭＯＳロジック回路からなるＤフリップフロップで構成したため、周波数分周器全体としての消費電流をさらに小さくすることができるとともに、０〜電源電圧間をフルに使った振幅を有する出力信号を得ることができる。
【００１８】
また、分周比切替え信号に応じてＮ分周器又はＮ＋１分周器として機能する少なくとも１個の分周比切替え機能付き分周器を更に含み、前記分周比切替え機能付き分周器は、２個のＮＡＮＤ型Ｄフリップフロップから構成され、前記ＮＡＮＤ型Ｄフリップフロップは、ＮＭＯＳソースカップルドロジックからなるマスタースレイブ方式のＤフリップフロップのマスター側のラッチに、ＮＡＮＤ回路が付加されたものであり、前記ＮＡＮＤ回路は、ソース端子同士が結合された２個のＮＭＯＳトランジスタから構成され、前記２個のＮＭＯＳトランジスタのそれぞれのゲートに前記切換え信号が入力されることが好ましい。
【００１９】
この構成によれば、分周比切替え機能付き分周器を、ソースカップルドロジックからなるＤフリップフロップのマスター側のラッチに、ソース端子同士が結合された２個のＮＭＯＳトランジスタからなるＮＡＮＤ回路を付加して構成したため、図１２に示す従来の回路のように、ＯＲ回路、ＡＮＤ回路が不要となり、これらの回路による遅延が生じず、その結果、フリップフロップの動作速度をＯＲ回路及びＡＮＤ回路による遅延を加味して、高速に設定する必要がなくなり消費電流を小さくすることができる。
【００２０】
【発明の実施の形態】
図１は、本発明に係る周波数分周器の一の実施形態を示したブロック図である。本周波数分周器は、直列接続された６段の分周器から構成され、１、３、４、５、６段目には２分周器１０、３０、４０、５０、６０が接続され、２段目には２／３分周器２０が接続されている。なお、図１では、各分周器は１本の線で接続されているが、各分周器は、差動クロック信号によって動作されるものであるため、実際には各分周器は、差動クロックの一方のクロック信号と他方のクロック信号とをそれぞれ伝送する２本の線で接続されている。
【００２１】
図２は、２分周器１０の回路図を示している。２分周器１０、３０〜５０は、それぞれ同一構成であるため、２分周器１０についてのみ説明し、他の２分周器３０〜５０は説明を省く。図２に示すように、２分周器１０は、マスター側のラッチ１１０とスレイブ側のラッチ１２０とから構成されるマスタースレイブ方式のＤフリップフロップである。ラッチ１１０、１２０は、それぞれクロック信号ＣＫ＋とクロック信号ＣＫ−が入力される２個のクロック入力端子を備え、クロック信号ＣＫ＋とクロック信号ＣＫ−との差分である差動クロック信号によって動作される。
【００２２】
ラッチ１２０のＱ＋端子はラッチ１１０のＤ−端子に接続されるとともに、２／３分周器２０を構成する２個のＮＡＮＤ型Ｄフリップフロップ２１０、２２０（図略）のそれぞれのクロック入力端子に接続されている。また、ラッチ１２０のＱ−端子はラッチ１１０のＤ＋端子に接続されるとともに２／３分周器２０を構成するＮＡＮＤ型Ｄフリップフロップ２１０、２２０（図略）のそれぞれのクロック入力端子に接続されている。
【００２３】
図３は、２分周器１０のさらに詳細な回路図を示している。ラッチ１１０はソース端子同士が接続された２個のＮＭＯＳトランジスタからなるソース結合回路１１１、１１２を含んでいる。ソース結合回路１１１は、ＮＭＯＳトランジスタ１１１ａ、１１１ｂから構成されている。ＮＭＯＳトランジスタ１１１ａのドレインは、負荷抵抗ＲＬを介して電源ＶＤＤに接続されるとともに、ラッチ１２０のＮＭＯＳトランジスタ１２１ｂのゲートに接続されている。また、ＮＭＯＳトランジスタ１１１ｂのドレインは、負荷抵抗ＲＬを介して電源ＶＤＤに接続されるとともに、ラッチ１２０のＮＭＯＳトランジスタ１２１ａのゲートに接続されている。なお、負荷抵抗ＲＬの値によって、ラッチ１２０の出力信号の電圧レベルが決定される。また、負荷抵抗ＲＬとしては、ゲートをバイアスしたＰＭＯＳで構成してもよい。
【００２４】
ソース結合回路１１２は、ＮＭＯＳトランジスタ１１２ａ、１１２ｂから構成されている。ＮＭＯＳトランジスタ１１２ａのドレインは、ＮＭＯＳトランジスタ１１１ａのドレインに接続されるとともに、ＮＭＯＳトランジスタ１１２ｂのゲートに接続されている。ＮＭＯＳトランジスタ１１２ｂのドレインは、ＮＭＯＳトランジスタ１１１ｂのドレインに接続されるとともに、ＮＭＯＳトランジスタ１２１ａのゲートに接続されている。ＮＭＯＳトランジスタ１１２ｂのゲートはＮＭＯＳトランジスタ１１２ａのドレインに接続されている。
【００２５】
ソース結合回路１１１のソースは、ＮＭＯＳトランジスタ１１３ａのドレインに接続されている。ソース結合回路１１２のソースは、ＮＭＯＳトランジスタ１１３ｂのドレインに接続されている。ＮＭＯＳトランジスタ１１３ａのゲートには、クロック信号ＣＫ＋が入力され、ＮＭＯＳトランジスタ１１３ｂのゲートには、クロック信号ＣＫ−が入力される。ＮＭＯＳトランジスタ１１３ａ及び１１３ｂは、ソース端子同士が接続されており、ソース結合回路１１３を形成している。また、ＮＭＯＳトランジスタ１１３ａ及び１１３ｂのソースは接地されている。したがって、図１１に示す従来の回路とは異なり、電源ＶＤＤ及びグランド間は２段のＮＭＯＳから構成されることとなる。その結果、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間の電圧を十分に確保することができ、電力消費量の低減を図りつつ、高速動作が可能となる。
【００２６】
ラッチ１２０は、ラッチ１１０と同一構成であり、ＮＭＯＳトランジスタ１２１ａ、１２２ａのドレインはＱ＋端子に接続され、ＮＭＯＳトランジスタ１２１ｂ、１２２ｂのドレインはＱ−端子に接続されている。ここで、ソース結合回路をＮＭＯＳトランジスタで構成しているため、ソース結合回路をＰＭＯＳで構成した場合に比べ、高速動作が可能となる。
【００２７】
２分周器６０は、ＣＭＯＳロジック回路からなるＤフリップフロップで構成されている。図４は、２分周器６０の回路図を示しており、（ａ）は２分周器６０の全体回路図を示し、（ｂ）は２分周器６０のラッチを構成するＡＮＤ及びＯＲ回路部分の詳細な回路図を示している。（ａ）に示すように２分周器６０は、ラッチ６１０、６２０から構成されている。ラッチ６１０、６２０は同一構成であるため、ラッチ６１０のみ説明する。ラッチ６１０は２個のＡＮＤ回路６１１、６１２及び２個のＮＯＲ回路６１３、６１４から構成されている。
【００２８】
ＡＮＤ回路６１１は入力端からクロック信号ＣＫ＋が入力され、出力端がＮＯＲ回路６１３の入力端に接続されている。ＡＮＤ回路６１２は入力端からクロック信号ＣＫ−が入力され、出力端がＮＯＲ回路６１４の入力端に接続されている。
【００２９】
ＮＯＲ回路６１３の出力端は、ラッチ６２０のＡＮＤ回路６２１の入力端に接続されるとともに、ＮＯＲ回路６１４の入力端に接続されている。ＮＯＲ回路６１４の出力端はＮＯＲ回路６１３の入力端に接続されるとともに、ラッチ６２０のＡＮＤ回路６２２に接続されている。
【００３０】
ラッチ６２０のＮＯＲ回路６２３の出力端は、ＡＮＤ回路６１２の入力端に接続されている。ＮＯＲ回路６２３の出力端が２分周器６０のＱ＋端子である。ラッチ６２０のＮＯＲ回路６２４の出力端はＡＮＤ回路６１１の入力端に接続されている。ＮＯＲ回路６２３の出力端が２分周器６０のＱ−端子である。
【００３１】
図４（ｂ）に示すように、ＡＮＤ回路６１１及びＮＯＲ回路６１３は、６個のＭＯＳトランジスタＣ１〜Ｃ６から構成されている。
【００３２】
ＣＭＯＳロジック回路は、動作時以外の消費電流はほぼ０であるため、他のロジックにより構成される回路に比べて消費電流は著しく小さくなるが、高速動作させるには一定の限界があり、電源電圧小さくするという条件のもとで、本周波数分周器が取り扱うような、数百ＭＨｚ以上のクロック信号に追従動作することは困難である。
【００３３】
そこで、本周波数分周器では、１〜５段目までの分周器は、ＮＭＯＳソースカップルドロジック回路で構成し、分周されて十分低い周波数となったクロック信号が入力される６段目の２分周器６０は、ＣＭＯＳロジック回路で構成した。これにより、周波数分周器全体の消費電流を、さらに小さくすることができる。
【００３４】
図５は２／３分周器２０の回路図を示している。２／３分周器２０は２個のＮＡＮＤ型Ｄフリップフロップ２１０、２２０から構成されている。ＮＡＮＤ型Ｄフリップフロップ２１０、２２０は、６個の入力端子（Ｄ１＋端子、Ｄ１−端子、Ｄ２＋端子、Ｄ２−端子、ＣＫ＋端子、ＣＫ−端子）と、２個の出力端子（Ｑ＋端子、Ｑ−端子）を備えている。ＮＡＮＤ型Ｄフリップフロップ２１０のＱ＋端子はＮＡＮＤ型Ｄフリップフロップ２２０のＤ２＋端子に接続され、Ｑ−端子はＮＡＮＤ型Ｄフリップフロップ２２０のＤ２＋端子に接続されている。ＮＡＮＤ型Ｄフリップフロップ２２０のＱ＋端子は、次段に接続された２分周器３０のラッチ３１０、３２０のクロック入力端子に接続されるとともに、ＮＡＮＤ型Ｄフリップフロップ２１０のＤ−端子とＮＡＮＤ型Ｄフリップフロップ２２０のＤ＋端子とに接続されている。ＮＡＮＤ型Ｄフリップフロップ２２０のＱ−端子は次段に接続された２分周器３０のラッチ３１０、３２０のクロック入力端子に接続されるとともに、ＮＡＮＤ型Ｄフリップフロップ２１０のＤ１＋端子とＮＡＮＤ型Ｄフリップフロップ２２０のＤ１−端子とに接続されている。ＮＡＮＤ型Ｄフリップフロップ２１０のＣＫ＋及びＣＫ−端子はそれぞれＮＡＮＤ型Ｄフリップフロップ２２０のＣＫ＋端子及びＣＫ−端子に接続されている。
【００３５】
ＮＡＮＤ型Ｄフリップフロップ２１０のＤ２＋、Ｄ２−端子には、分周比切替え信号が入力される。２／３分周器２０は、Ｈ又はＬの分周比切替え信号によって、２分周器または３分周器として機能する。
【００３６】
図６は、ＮＡＮＤ型Ｄフリップフロップ２１０の回路図を示している。なお、ＮＡＮＤ型Ｄフリップフロップ２２０は、ＮＡＮＤ型Ｄフリップフロップ２１０と同一構成であるため説明を省略する。ＮＡＮＤ型Ｄフリップフロップ２１０は、図３に示すソースカップルドロジックからなるＤ−フリップフロップにＮＡＮＤ回路２１４を付加することで構成される。ＮＡＮＤ回路２１４は、ＮＭＯＳトランジスタ２１４ａ、２１４ｂからなるソース結合回路である。ＮＭＯＳトランジスタ２１４ａのドレインはソース結合回路２１１のソース側に接続されている。ＮＭＯＳトランジスタ２１４ｂのドレインはＮＭＯＳトランジスタ２１１ｂのドレインに接続されている。ＮＡＮＤ回路２１４のソース側には、ＮＭＯＳトランジスタ２１３ａのドレインが接続されている。ＮＭＯＳトランジスタ２１１ａ及び２１１ｂのゲートには、分周比切替え信号が入力される。
【００３７】
ソースカップルドロジックによるＤフリップフロップは、回路を構成するＭＯＳトランジスタのサイズによって、消費電流が決定され、消費電流が大きいほど高速動作が可能となる。また、消費電流は、ゲートソース間に印加される電圧と、ソースドレイン方向に垂直な方向であるＭＯＳトランジスタの幅方向（Ｗ）及びソースドレイン方向のＭＯＳトランジスタ長さ（Ｌ）の比（Ｗ／Ｌ）とによって決定される。したがって、低い電源電圧でＤフリップフロップの高速化を図るためには、回路を構成するＭＯＳトランジスタのサイズ（デバイスサイズ）を大きくすればよい。
【００３８】
しかしながら、周波数分周器を構成する２分周器は、後段の２分周器ほど入力されるクロック信号の周波数は低くなるため、全ての２分周器を同じデバイスサイズの２分周器で構成すると、後段の２分周器は、オーバースペックとなる。そして、ソースカップルドロジックからなるＤフリップフロップは、動作速度とは関係なくデバイスサイズによって消費電流が決定されることから、後段の２分周器には、必要以上に大きな消費電流が流れることとなる。
【００３９】
そこで、本周波数分周器は、２分周器１０、３０〜５０及び２／３分周器２０のデバイスサイズを各分周器の動作速度に合わせて設定する。すなわち、後段にいくにつれて２分周器のデバイスサイズを小さく設定し、２／３分周器２０及び２分周器３０〜６０に必要以上の消費電流が流れないように各分周器を最適化することで、周波数分周器全体での消費電流を小さくしている。
【００４０】
２分周器１０、３０〜５０のバイアス電流は、入力されるクロック信号のＤＣレベルと負荷抵抗ＲＬ及びＮＭＯＳトランジスタのサイズとによって決定される。そのため、分周器に入力されるクロック信号と分周器から出力されるクロック信号との中心電圧（コモンモード電圧）と振幅とが同じ値となるように、かつ、分周器のゲインが１以上となるようにＮＭＯＳトランジスタ及び負荷抵抗のサイズ（デバイスサイズ）を設定し、動作周波数に応じた消費電流が流れるように各分周器を最適化する。
【００４１】
図７は、図１に示す周波数分周器に所定周波数、例えば６５０ＭＨｚのクロック信号が入力されたときのタイミングチャートを示しており、（ａ）は２／３分周器２０に入力される分周比切替え信号ＳＥＬを、（ｂ）は２分周器１０に入力されるクロック信号Ｓ０を示し、（ｃ）は２分周器１０から出力されるクロック信号Ｓ１を示し、（ｄ）は２／３分周器２０から出力されるクロック信号Ｓ２を示し、（ｅ）は２分周器３０から出力されるクロック信号Ｓ３を示し、（ｆ）は２分周器４０から出力されるクロック信号Ｓ４を示し、（ｇ）は２分周器５０から出力されるクロック信号Ｓ５を示し、（ｈ）は２分周器６０から出力されるクロック信号Ｓ６を示している。なお、（ａ）〜（ｄ）のタイミングチャートは波形を見やすくするために、横軸のスケールを、（ｅ）〜（ｈ）の横軸のスケールよりも小さく設定している。また、電源ＶＤＤは、１Ｖの電圧を供給する。
【００４２】
（ｂ）に示す周波数６５０ＭＨｚのクロック信号Ｓ０は、２分周器１０によって２分周され、周波数３２５ＭＨｚのクロック信号Ｓ１として２／３分周器２０に出力される。クロック信号Ｓ１は２／３分周器２０によって３分周されてクロック信号Ｓ２として２分周器３０に出力される。以後、クロック信号は、２分周器４０〜６０によって２分周されていき、周波数分周器からは、６５０×（１／２）５×（１／３）＝６．８ＭＨｚのクロック信号が出力される。
【００４３】
また、期間Ｔ２においては、分周比切替え信号ＳＥＬがＬであるため、２／３分周器２０は２分周器として機能し、（ｃ）に示すように２分周器１０から出力されたクロック信号Ｓ１は、２／３分周器２０によって２分周されてクロック信号Ｓ２として出力される。したがって、周波数分周器からは、６５０×（１／２）６＝１０．１ＭＨｚのクロック信号が出力される。なお、本周波数分周器がＰＬＬ回路のプリスケーラとして用いられる場合は、周波数分周器から出力されたクロック信号は、位相比較器に入力される。
【００４４】
表１は、本周波数分周器に６５０ＭＨｚのクロック信号が入力されたときの、初段の２分周器１０の消費電流を１としたときの各分周器の消費電流の比率を示している。
【００４５】
【表１】
表１から分かるように、各分周器の消費電流は後段に行くにつれて小さくなっていることが分かる。また、２／３分周器２０は、ＮＡＮＤ型Ｄフリップフロップを２段接続されて構成されているため、消費電流の比率は、１／２×１．３×２となっている。そして、３段目以降の２分周器３０〜６０は後段にいくにつれて、消費電流が（１／２）ｌ−１（ｌはその分周器が接続されている段数）ずつ小さくなっていくことが分かる。さらに、６段目の２分周器６０はＣＭＯＳロジック回路から構成されているため、他の２分周器１０、３０〜５０に比べて消費電流が著しく小さく（１／１００）なっていることが分かる。ここで、全ての２分周器のデバイスサイズを１段目の２分周器１０と同じデバイスサイズで構成すると、ＮＭＯＳソースカップルドロジックからなるＤフリップフロップの消費電流は、動作速度によらずデバイスサイズによって決定されることから、周波数分周器全体での消費電流は表１の結果に比べてかなり大きなものとなる。
【００４７】
なお、本発明は以下の態様をとることができる。
【００４８】
（１）上記実施形態では、分周器を全て直接接続したが、途中の分周器からの信号を取り出す必要がある場合には、取り出したい信号を出力する分周器の出力側にバッファを接続すればよい。図８に示す例では、２分周器１０からの信号を取り出したいため、２分周器１０と２／３分周器２０との間にバッファ７０を接続している。また、２／３分周器２０を２段目に接続したが、これに限定されず、図９に示すように１段目に接続してもよい。また、複数の２／３分周器２０を接続してもよい。さらに、図１０に示すように２／３分周器を用いることなく、２分周器のみで周波数分周器を構成してもよい。
【００４９】
（２）上記実施形態では、周波数分周器を６段の分周器で構成したが、これに限定されず、７段以上あるいは５段以下の分周器で構成してもよい。
【００５０】
（３）上記実施形態では、６段目に接続された２分周器６０のみをＣＭＯＳロジック回路で構成したが、これに限定されず、これ以外の箇所に接続された２分周器をＣＭＯＳロジック回路で構成してもよい。
【００５１】
【発明の効果】
以上説明したように本発明によれば、１段目からＫ段目までのＮ分周器をＮＭＯＳソースカップルドロジックによるマスタースレイブＤフリップフロップで構成するとともに、当該Ｄフリップフロップを構成するＮＭＯＳトランジスタのうち、クロック信号が入力されるＮＭＯＳトランジスタのソース端子を接地したため、電源からグランドまでの間が２段のＮＭＯＳで構成されることとなり、電力消費量の低減を図るために、電源電圧の値を小さくしても各ＮＭＯＳのソース−ドレイン間に十分な電圧を印加されることとなり、消費電力の低減を図りつつ、高速動作が可能となる。
【００５２】
また、ＮＭＯＳソースカップルドロジックからなるＤフリップフロップからなるＮ分周器について、消費電流が入力されるクロック信号の周波数に応じた値となるように、デバイスサイズを設定したため、２段目以降のフリップフロップがオーバースペックとならず、回路全体としての消費電流を低減させることができる。
【００５３】
さらに、分周比切替え機能付きの周波数分周器をＮＭＯＳソースカップルドロジックからなるＮＡＮＤ型Ｄフリップフロップで構成したため、従来の分周比切替え機能付きの周波数分周器のようにＯＲ回路及びＡＮＤ回路が不要となり、その結果、回路の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る周波数分周器の一の実施形態を示したブロック図である。
【図２】ソースカップルドロジックからなるマスタースレイブ方式のＤフリップフロップで構成された２分周器の回路図である。
【図３】図２に示す２分周器のさらに詳細な回路図である。
【図４】ＣＭＯＳロジック回路からなる２分周器の回路図を示しており、（ａ）は２分周器全体の回路図を示し、（ｂ）は２分周器のラッチを構成するＡＮＤ及びＯＲ回路部分の詳細な回路図を示している。
【図５】２／３分周器の回路図である。
【図６】ＮＡＮＤ型Ｄフリップフロップの回路図である。
【図７】図１に示す周波数分周器に所定周波数のクロック信号が入力されたときのタイミングチャートを示しており、（ａ）は２／３分周器２０に入力される分周比切替え信号ＳＥＬを、（ｂ）は２分周器１０に入力されるクロック信号Ｓ０を示し、（ｃ）は２分周器１０から出力されるクロック信号Ｓ１を示し、（ｄ）は２／３分周器２０から出力されるクロック信号Ｓ２を示し、（ｅ）は２分周器３０から出力されるクロック信号Ｓ３を示し、（ｆ）は２分周器４０から出力されるクロック信号Ｓ４を示し、（ｇ）は２分周器５０から出力されるクロック信号Ｓ５を示し、（ｈ）は２分周器６０から出力されるクロック信号Ｓ６を示している。
【図８】本発明に係る周波数分周器の変形例を示した図である。
【図９】本発明に係る周波数分周器の変形例を示した図である。
【図１０】本発明に係る周波数分周器の変形例を示した図である。
【図１１】従来のソースカップルドロジックからなるＤフリップフロップを用いた２分周器を示した図である。
【図１２】従来の２／３分周器の回路図である。
【符号の説明】
１０ ３０ ４０ ５０ ６０ ２分周器
２０ ２／３分周器
７０ バッファ
１１０ ３１０ ４１０ ５１０ ６１０ ラッチ
１２０ ３２０ ４２０ ５２０ ６２０ ラッチ
１１１ １１２ １１３ ２１１ ソース結合回路
２１０ ２２０ ＮＡＮＤ型Ｄフリップフロップ
２１４ ＮＡＮＤ回路
６１１ ６１２ ６２１ ６２２ ＡＮＤ回路
６１３ ６１４ ６２３ ６２４ ＯＲ回路
ＲＬ 負荷抵抗
Claims (4)
- 入力信号の周波数を１／Ｎ（Ｎは整数）に分周して出力するＮ分周器をＭ（Ｍは２以上の整数）個直列に接続して構成された周波数分周器であって、
１段目からＫ（Ｋ＜Ｍ：Ｋは整数）段目までのＮ分周器を、ＮＭＯＳソースカップルドロジックによるマスタースレイブ方式のＤフリップフロップで構成するとともに、当該Ｄフリップフロップを構成するＮＭＯＳトランジスタのうち、入力信号が入力されるＮＭＯＳトランジスタのソース端子を接地したことを特徴とする周波数分周器。 - 前記１段目からＫ段目までのＮ分周器において、各Ｎ分周器の消費電流が、入力される信号の周波数に応じた値となるように、各Ｎ分周器を構成するデバイスのサイズを設定することを特徴とする請求項１記載の周波数分周器。
- Ｍ段目又は（Ｋ＋１）〜Ｍ段目のＮ分周器をＣＭＯＳロジック回路からなるマスタースレイブ方式のＤフリップフロップで構成したことを特徴とする請求項１又は２記載の周波数分周器。
- 分周比切替え信号に応じてＮ分周器又はＮ＋１分周器として機能する少なくとも１個の分周比切替え機能付き分周器を更に含み、
前記分周比切替え機能付き分周器は、２個のＮＡＮＤ型Ｄフリップフロップから構成され、
前記ＮＡＮＤ型Ｄフリップフロップは、ＮＭＯＳソースカップルドロジックからなるマスタースレイブ方式のＤフリップフロップのマスター側のラッチに、ＮＡＮＤ回路が付加されたものであり、
前記ＮＡＮＤ回路は、ソース端子同士が結合された２個のＮＭＯＳトランジスタから構成され、前記２個のＮＭＯＳトランジスタのそれぞれのゲートに前記切換え信号が入力されることを特徴とする請求項１〜３のいずれかに記載の周波数分周器。
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-
2003
- 2003-01-21 JP JP2003012834A patent/JP2004228812A/ja active Pending
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