CN214675120U - 一种高速连续整数分频电路 - Google Patents

Abstract

本实用新型公开了一种应用于锁相环(PLL)电路的一种高速连续整数分频电路，属于集成电路架构领域。本实用新型包含高速4/5分频电路，模拟方式实现的可编程6位P计数器，2位S计数器与逻辑检测电路。高速4/5分频采用CML结构实现。改进型TSPC D触发器可以实现停止与异步置数功能。采用异步逻辑设计PS计数器。检测电路兼容复位功能，过2检测逻辑增加电路工作速度。按照上述方案设计，分频电路的工作速度不再受限于分频器位数的影响，改进的触发器与逻辑检测电路提升了电路工作速度，可以实现1GHZ以上的超高速连续整数分频(本结构分频电路在180nm工艺下达到1GHz)。本实用新型可用于片上集成电路设计中需要高速连续整数分频的场合。

Description

一种高速连续整数分频电路

技术领域

本实用新型属于集成电路架构领域，尤其涉及一种高速连续整数分频电路。

背景技术

高速连续整数分频电路应用非常广泛，尤其是在时钟电路，锁相环路中。它的具体应用主要体现在以下三个方面：

第一：在射频收发机的本振电路中，载波频率通常是由高精度锁相环实现的。高速分频电路的功能主要体现在两个方面：一是将低频的输入参考信号通过反馈机制倍频到射频信号；二是通过改变分频比可以改变本振的输出频率。此外，分频器的参数与性能影响影响着锁相环的许多重要性能。提高分频电路的工作速度可以提高本振的输出频率，连续的整数分频可以提高本振的频率精度。

第二：高速的数据转换器需要高速高精度的时钟芯片。随着通信电子产品的工作频率不断提高，对时钟速度与精度的要求也越来越高。同时伴随着数字信号处理技术的不断突破，利用高速高精度的模数转换器将模拟信号转换成数字信号进行处理已经得到广泛应用。时钟的精度与速度直接影响ADC的性能，尤其在上Gbps的高速ADC应用场合，因此设计高速精度的分频电路显得尤其重要。

第三：在大规模高速数字系统中，通常需要一个同源的时钟网络，因此分频电路需要兼顾高速与低频两个频段。分频比的增加会在一定程度上限制电路的工作速率，因此设计一个高速连续的高频比电路显得尤为重要。

实用新型内容

本实用新型的目的旨在提出一种高速的连续整数分频电路，解决现有数字方案实现连续整数分频电路工作速率低的问题，在提高电路工作速度的同时，提高分频比。

为解决上述技术问题，本实用新型的技术方案为：

一种高速连续整数分频电路，包括高速4/5分频电路与PS计数器；

时钟信号传输进入4/5分频电路的时钟CLK端口，使能信号进入 4/5分频电路的使能en端口，4/5分频电路的输出OUT端口连接PS 计数器的输入IN端口，PS计数器的P预置数端口和S预置数端口分别连接预置数SET信号，PS计数器的输出MC端口连接4/5分频电路的mode端口，PS计数器的输出Fout端口输出分频信号；其中，PS 计数器包括P计数器与S计数器，P计数器与S计数器同时工作，记数值P大于s，4/5分频电路先进行5分频，记S个数后，进行4分频，当p记满时，复位s计数器，4/5分频电路再次进行5分频，如此周而复始的工作，5分频累计进行S次，4分频累计4(P-S)次，完成4P+S分频。

其中，P计数器包括6个高速TSPC触发器构成的6bit counter 模块、D触发器以及6输入或门；第1个高速TSPC触发器的时钟CLK 端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<1>端口连接第3个高速TSPC触发器的时钟 CLK端口；第3个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<2>端口连接第4个高速TSPC触发器的时钟CLK 端口；第4个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<3>端口连接第5个高速TSPC触发器的时钟CLK端口；第5个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<4>端口连接第6个高速TSPC触发器的时钟CLK端口；第6个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D； 6个高速TSPC触发器的异步置数端口连接在一起构成6bit counter 模块的异步置数端口Load，6个高速TSPC触发器的预置数SET端口构成6bit数据端口P<5:0>，第1个高速TSPC触发器预置数SET信号代表最低位P<0>，第6个高速TSPC触发器预置数SET信号代表 P<5>，6bit counter模块的6位输出同相Q<5:0>数据端口分别连接 6输入的或门，或门的输出连接D触发器的数据端口D，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器的同相位数据 Q输出端口连接6bit counter模块的异步置数端口Load，并作为输出Fout端。

其中，S计数器包括2个高速TSPC触发器构成的2bit counter 模块、D触发器、2输入或门以及带反相结构的与门；第1个高速TSPC 触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据 NQ端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ 端口连接自己的数据端口D，输出同相端构成Q<1>；2个高速TSPC 触发器的异步置数端口连接在一起构成2bitcounter模块的异步置数端口Load，连接P计数器的同相位数据Q输出端口，2个高速TSPC 触发器的SET端口构成S<1:0>，第1个高速TSPC触发器SET信号代表最低位S<0>，第2个代表S<1>，两个高速TSPC触发器的输出同相 Q<0>与Q<1>分别连接一个或门，或门的输出端连接与门的正向输入端口，与门的反相输入端口连接P计数器的异步置数端口Load，与门的输出端连接D触发器的同相数据输入端口以及2个高速TSPC触发器级联构成的停止计数SP端口，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器同相位数据Q输出端口输出MC信号。

其中，P计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ 和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M2的源极；晶体管M2的栅极连接晶体管 M4的栅极与数据端口D端，漏极连接晶体管M3的漏极；晶体管M3 的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4与晶体管M5的源极连接GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管M8的漏极；晶体管M8栅极连接CLK 信号，源极连接GND；晶体管M9的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与同相位数据Q输出端口；晶体管M11的栅极连接晶体管M8的漏极，源极连接晶体管M12漏极；晶体管M12的栅极连接Nload信号，源极连接GND；晶体管M13的源极连接VDD，栅极连接晶体管M16的栅极与预置数SET信号，漏极连接晶体管M14的源极；晶体管M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与同相位数据Q输出端口；晶体管M15的栅极连接 Load信号与M19的栅极，源极连接晶体管M16的漏极；晶体管M16 的源极连接GND；晶体管M17的栅极连接NLoad信号，源极连接VDD，漏极连接晶体管M18的源极；晶体管M18的栅极连接晶体管M20的栅极与同相位数据Q输出端口，漏极连接晶体管M19的漏极与晶体管 M7的源极；晶体管M19的栅极连接晶体管M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。

其中，S计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ、停止计数SP端口和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M21的源极；晶体管M21 的漏极连接晶体管M2的源极，晶体管M21的栅极连接停止计数SP信号；晶体管M2的栅极连接晶体管M4的栅极与数据端口D端，漏极连接晶体管M3的漏极；晶体管M3的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4与晶体管M5的源极连接 GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管 M8的漏极；晶体管M8栅极连接CLK信号，源极连接GND；晶体管M9 的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与同相位数据Q输出端口；晶体管M11的栅极连接晶体管M8的漏极，源极连接晶体管M12漏极；晶体管M12的栅极连接Nload信号，源极连接GND；晶体管M13的源极连接VDD，栅极连接晶体管M16的栅极与预置数SET 信号，漏极连接晶体管M14的源极；晶体管M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与同相位数据Q输出端口；晶体管M15的栅极连接Load信号与M19的栅极，源极连接晶体管M16的漏极；晶体管M16的源极连接GND；晶体管M17的栅极连接 NLoad信号，源极连接VDD，漏极连接晶体管M18的源极；晶体管M18 的栅极连接晶体管M20的栅极与同相位数据Q输出端口，漏极连接晶体管M19的漏极与晶体管M7的源极；晶体管M19的栅极连接晶体管 M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。

与现有技术相比，本实用新型的优点及显著效果为：

1)本实用新型不需要外部触发置数信号，简化了系统的设计逻辑。

2)本实用新型改进的触发器结构具有置数与停止功能，满足高速PS计数器设计的基本要求

3)本实用新型异步计数器逻辑结构的应用，解除同步逻辑对时钟速率的要求，异步逻辑结构在位数增加时，会出现中间状态错误，但是此应用只需要确保最后一个周期信号的准确性，经过仿真确认此架构在最后三个周期将错误计数状态纠正，因此异步架构更适用于高速的场合。

4)本实用新型缓解了时钟的时序紧张，提高了电路的工作速率。

附图说明

图1是本实用新型的整体电路结构图；

图2是本实用新型带自置数逻辑产生电路的6位P计数器电路结构图；

图3是本实用新型的时序提前检测S计数器电路结构图；

图4是本实用新型带置数功能的高速TSPC触发器电路结构图。

图5是本实用新型带置数、停止记数功能的高速TSPC触发器电路结构图。

具体实施方式

下面结合附图和具体实施方式对本实用新型做进一步详细的说明。

如图1所示，本实用新型由高速4/5分频与PS计数器实现。

时钟信号传输进入4/5分频电路的时钟CLK端口，使能信号进入4/5分频电路的使能en端口，4/5分频电路的输出OUT端口连接PS 计数器的输入IN端口，PS计数器的P预置数端口和S预置数端口分别连接预置数SET信号，PS计数器的输出MC端口连接4/5分频电路的mode端口，PS计数器的输出Fout端口输出分频信号；其中，PS 计数器包括P计数器与S计数器，P计数器与S计数器同时工作，记数值P大于s，4/5分频电路先进行5分频，记S个数后，进行4分频，当p记满时，复位s计数器，4/5分频电路再次进行5分频，如此周而复始的工作，5分频累计进行S次，4分频累计4(P-S)次，完成4P+S分频。

带自建置数信号的P计数器如图2所示。上电后，计数器从111111 开始进行减法置数，直到计数器输出000010，逻辑门产生信号“1”，下个时钟周期，Load信号为“1”，计数器开始把预置数加载到输出端，P计数器从预置数开始减法记数，直到000010状态出现，重新置数。因为D触发器的插入可以将置数保留一个周期，因此P计数器累计P-2+1+1＝P个周期。

P计数器包括6个高速TSPC触发器构成的6bit counter模块、 D触发器以及6输入或门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC触发器的时钟CLK 端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<1>端口连接第3个高速TSPC触发器的时钟CLK端口；第3个高速TSPC触发器的反向数据NQ端口连接自己的数据端口 D，输出同相Q<2>端口连接第4个高速TSPC触发器的时钟CLK端口；第4个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<3>端口连接第5个高速TSPC触发器的时钟CLK端口；第 5个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<4>端口连接第6个高速TSPC触发器的时钟CLK端口；第6 个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D；6个高速TSPC触发器的异步置数端口连接在一起构成6bit counter模块的异步置数端口Load，6个高速TSPC触发器的预置数SET端口构成6bit数据端口P<5:0>，第1个高速TSPC触发器预置数SET信号代表最低位P<0>，第6个高速TSPC触发器预置数SET信号代表P<5>， 6bit counter模块的6位输出同相Q<5:0>数据端口分别连接6输入的或门，或门的输出连接D触发器的数据端口D，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器的同相位数据Q输出端口连接6bit counter模块的异步置数端口Load，并作为输出Fout 端。

带检测电路的S计数器如图3所示，此逻辑同时兼容S＝0记数功能。当S计数器预置数为0时，SP＝“1”，S计数器停止记数，MC＝0，分频器实现分频比为4P；当S预置数不等于0时，S计数器从预置数减法记数到00。S计数器累计S个数。

S计数器包括2个高速TSPC触发器构成的2bit counter模块、 D触发器、2输入或门以及带反相结构的与门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ 端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC 触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相端构成Q<1>；2个高速TSPC触发器的异步置数端口连接在一起构成2bit counter模块的异步置数端口Load，连接P计数器的同相位数据Q输出端口，2个高速TSPC触发器的SET端口构成S<1:0>，第1个高速TSPC触发器SET信号代表最低位S<0>，第2个代表S<1>，两个高速TSPC触发器的输出同相 Q<0>与Q<1>分别连接一个或门，或门的输出端连接与门的正向输入端口，与门的反相输入端口连接P计数器的异步置数端口Load，与门的输出端连接D触发器的同相数据输入端口以及2个高速TSPC触发器级联构成的停止计数SP端口，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器同相位数据Q输出端口输出MC信号。

如图4所示，本实用新型提出了带异步置数功能的高速TSPC触发器结构，当Load＝1，实现异步置数。当Load＝0时，CLK低电平输出跟随输入信号D变化，CLK高电平，输出保持，因此此结构为上升沿D触发器。用此结构组成异步逻辑的P计数器与S计数器。

P计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M2的源极；晶体管M2的栅极连接晶体管M4的栅极与数据端口D端，漏极连接晶体管M3的漏极；晶体管M3的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4 与晶体管M5的源极连接GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管M8的漏极；晶体管M8栅极连接CLK信号，源极连接GND；晶体管M9的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与同相位数据Q输出端口；晶体管M11的栅极连接晶体管 M8的漏极，源极连接晶体管M12漏极；晶体管M12的栅极连接Nload 信号，源极连接GND；晶体管M13的源极连接VDD，栅极连接晶体管 M16的栅极与预置数SET信号，漏极连接晶体管M14的源极；晶体管 M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与同相位数据Q输出端口；晶体管M15的栅极连接Load信号与M19 的栅极，源极连接晶体管M16的漏极；晶体管M16的源极连接GND；晶体管M17的栅极连接NLoad信号，源极连接VDD，漏极连接晶体管 M18的源极；晶体管M18的栅极连接晶体管M20的栅极与同相位数据 Q输出端口，漏极连接晶体管M19的漏极与晶体管M7的源极；晶体管M19的栅极连接晶体管M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。同相位数据Q输出端口经过一个反相器形成反向数据端口NQ。

如图5所示，本实用新型提出了带异步置数、停止记数功能的高速TSPC触发器结构，当Load＝1，实现异步置数。当SP＝1时，停止记数当Load＝0且SP＝0时，CLK低电平输出跟随输入信号D变化，CLK 高电平，输出保持，因此此结构为上升沿D触发器。用此结构组成异步S计数器。

S计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M21的源极；M21的漏极连接M2的源极，M21的栅极连接SP信号，晶体管M2的栅极连接晶体管M4的栅极与数据端口D 端，漏极连接晶体管M3的漏极；晶体管M3的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4与晶体管M5的源极连接GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管M8的漏极；晶体管M8栅极连接CLK信号，源极连接GND；晶体管M9的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load 信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与Q 端；晶体管M11的栅极连接晶体管M8的漏极，源极连接晶体管M12 漏极；晶体管M12的栅极连接Nload信号，源极连接GND；晶体管M13 的源极连接VDD，栅极连接晶体管M16的栅极与预置数SET信号，漏极连接晶体管M14的源极；晶体管M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与Q信号；晶体管M15的栅极连接Load信号与M19的栅极，源极连接晶体管M16的漏极；晶体管M16的源极连接GND；晶体管M17的栅极连接NLoad信号，源极连接VDD，漏极连接晶体管M18的源极；晶体管M18的栅极连接晶体管M20的栅极与Q信号，漏极连接晶体管M19的漏极与晶体管M7的源极；晶体管M19的栅极连接晶体管M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。

本实用新型工作原理为：芯片上电后，自动产生置数信号，P与 S计数器自动置数为p与S。MC＝0时，4/5分频工作在5分频状态，P 与S计数器同时开始计数，计数器采用异步逻辑结构，消除了同步逻辑对时钟频率的依赖性，计数器位数增加会限制异步结构的工作速率，但是此计数器只需要最后一个周期，计数器输出了一个准确的脉冲信号，不用确保每个周期计数状态值得正确性，利用上述特点，异步架构的计数器提高了分频电路的工作速率。当S计满s个数后停止，输出MC＝1，4/5分频进行4分频，直到P计数器记满P个数，复位S计数器，S计数器继续工作，可编程分频器实现分频比为5s+4(p-s) ＝4p+s。如此状态实现可编程分频器的一个周期，重复上述过程。

本实用新型改进了传统的TSPC触发器结构，使它具有异步置数功能。用设计的触发器分别设计了6位的P计数器和2位的S计数器。自动检测逻辑可以判别P计数器的记数值，同时可以自动产生复位信号，过2检测电路可以检测S计数器的记数值，同时加速电路的工作速率。用CML结构实现高速的4/5分频电路。最终实现4p+S分频比 (其中p为P计数器的记数值，S位S计数器的记数值)。

利用本实用新型所提方案设计的分频器可以实现：S＝0时的特殊分频，并且当输入信号为4GHz，该分频器进行20分频，输出频率为 200MHz。分频器在输入4GHz时，进行21分频，输出频率为190.476MHz。

Claims (5)

1.一种高速连续整数分频电路，其特征在于，包括高速4/5分频电路与PS计数器；

时钟信号传输进入4/5分频电路的时钟CLK端口，使能信号进入4/5分频电路的使能en端口，4/5分频电路的输出OUT端口连接PS计数器的输入IN端口，PS计数器的P预置数端口和S预置数端口分别连接预置数SET信号，PS计数器的输出MC端口连接4/5分频电路的mode端口，PS计数器的输出Fout端口输出分频信号；其中，PS计数器包括P计数器与S计数器，P计数器与S计数器同时工作，记数值P大于s，4/5分频电路先进行5分频，记S个数后，进行4分频，当p记满时，复位s计数器，4/5分频电路再次进行5分频，如此周而复始的工作，5分频累计进行S次，4分频累计4(P-S)次，完成4P+S分频。

2.根据权利要求1所述的高速连续整数分频电路，其特征在于，P计数器包括6个高速TSPC触发器构成的6bit counter模块、D触发器以及6输入或门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<1>端口连接第3个高速TSPC触发器的时钟CLK端口；第3个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<2>端口连接第4个高速TSPC触发器的时钟CLK端口；第4个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<3>端口连接第5个高速TSPC触发器的时钟CLK端口；第5个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相Q<4>端口连接第6个高速TSPC触发器的时钟CLK端口；第6个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D；6个高速TSPC触发器的异步置数端口连接在一起构成6bit counter模块的异步置数端口Load，6个高速TSPC触发器的预置数SET端口构成6bit数据端口P<5:0>，第1个高速TSPC触发器预置数SET信号代表最低位P<0>，第6个高速TSPC触发器预置数SET信号代表P<5>，6bitcounter模块的6位输出同相Q<5:0>数据端口分别连接6输入的或门，或门的输出连接D触发器的数据端口D，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器的同相位数据Q输出端口连接6bit counter模块的异步置数端口Load，并作为输出Fout端。

3.根据权利要求1所述的高速连续整数分频电路，其特征在于，S计数器包括2个高速TSPC触发器构成的2bit counter模块、D触发器、2输入或门以及带反相结构的与门；第1个高速TSPC触发器的时钟CLK端口连接4/5分频电路的输出OUT端口，反向数据NQ端口连接自己的数据端口D，输出同相Q<0>端口连接第2个高速TSPC触发器的时钟CLK端口；第2个高速TSPC触发器的反向数据NQ端口连接自己的数据端口D，输出同相端构成Q<1>；2个高速TSPC触发器的异步置数端口连接在一起构成2bit counter模块的异步置数端口Load，连接P计数器的同相位数据Q输出端口，2个高速TSPC触发器的SET端口构成S<1:0>，第1个高速TSPC触发器SET信号代表最低位S<0>，第2个代表S<1>，两个高速TSPC触发器的输出同相Q<0>与Q<1>分别连接一个或门，或门的输出端连接与门的正向输入端口，与门的反相输入端口连接P计数器的异步置数端口Load，与门的输出端连接D触发器的同相数据输入端口以及2个高速TSPC触发器级联构成的停止计数SP端口，D触发器的时钟端口连接4/5分频电路的输出OUT端口，D触发器同相位数据Q输出端口输出MC信号。

4.根据权利要求2所述的高速连续整数分频电路，其特征在于，P计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M2的源极；晶体管M2的栅极连接晶体管M4的栅极与数据端口D端，漏极连接晶体管M3的漏极；晶体管M3的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4与晶体管M5的源极连接GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管M8的漏极；晶体管M8栅极连接CLK信号，源极连接GND；晶体管M9的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与同相位数据Q输出端口；晶体管M11的栅极连接晶体管M8的漏极，源极连接晶体管M12漏极；晶体管M12的栅极连接Nload信号，源极连接GND；晶体管M13的源极连接VDD，栅极连接晶体管M16的栅极与预置数SET信号，漏极连接晶体管M14的源极；晶体管M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与同相位数据Q输出端口；晶体管M15的栅极连接Load信号与M19的栅极，源极连接晶体管M16的漏极；晶体管M16的源极连接GND；晶体管M17的栅极连接NLoad信号，源极连接VDD，漏极连接晶体管M18的源极；晶体管M18的栅极连接晶体管M20的栅极与同相位数据Q输出端口，漏极连接晶体管M19的漏极与晶体管M7的源极；晶体管M19的栅极连接晶体管M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。

5.根据权利要求3所述的高速连续整数分频电路，其特征在于，S计数器的高速TSPC触发器包括数据端口D、异步置数端口Load、时钟端口CLK、同相位数据Q输出端口、反向数据端口NQ、停止计数SP端口和预置数端口SET；晶体管M1的栅极连接Load信号，源极连接电源电压VDD，漏极连接晶体管M21的源极；晶体管M21的漏极连接晶体管M2的源极，晶体管M21的栅极连接停止计数SP信号；晶体管M2的栅极连接晶体管M4的栅极与数据端口D端，漏极连接晶体管M3的漏极；晶体管M3的栅极连接时钟CLK信号，源极连接晶体管M4与晶体管M5的漏极；晶体管M4与晶体管M5的源极连接GND；晶体管M6的源极连接VDD，漏极连接晶体管M7的漏极，栅极连接Load信号；晶体管M7的栅极连接M2的漏极，源极连接晶体管M8的漏极；晶体管M8栅极连接CLK信号，源极连接GND；晶体管M9的源极连接VDD，漏极连接晶体管M10的源极，栅极连接Load信号；晶体管M10的栅极连接CLK，漏极连接晶体管M11的漏极与同相位数据Q输出端口；晶体管M11的栅极连接晶体管M8的漏极，源极连接晶体管M12漏极；晶体管M12的栅极连接Nload信号，源极连接GND；晶体管M13的源极连接VDD，栅极连接晶体管M16的栅极与预置数SET信号，漏极连接晶体管M14的源极；晶体管M14的栅极连接NLoad信号，漏极连接晶体管M15与晶体管M11的漏极与同相位数据Q输出端口；晶体管M15的栅极连接Load信号与M19的栅极，源极连接晶体管M16的漏极；晶体管M16的源极连接GND；晶体管M17的栅极连接NLoad信号，源极连接VDD，漏极连接晶体管M18的源极；晶体管M18的栅极连接晶体管M20的栅极与同相位数据Q输出端口，漏极连接晶体管M19的漏极与晶体管M7的源极；晶体管M19的栅极连接晶体管M15的栅极，源极连接晶体管M20的漏极；晶体管M20的源极连接GND。

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