CN102035514B - 一种数字脉宽调制电路的控制方法 - Google Patents
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Abstract
一种数字脉宽调制电路的控制方法，以计数比较/延迟线混合结构DPWM为基础，增加了时钟逻辑电路，并对延迟线电路进行了改进，在保持现有计数比较/延迟线混合结构DPWM方案中芯片面积、功率损耗等优点的基础上，对电路的工艺环境敏感度进行了优化，得到一种高分辨率的DPWM电路，同时受制作工艺、工作环境影响尽可能小，消除由于外界环境变化对电路功能带来的影响。
Description
技术领域
本发明属于电子技术领域，涉及集成电路的设计，是对数字脉宽调制电路DPWM的优化设计，尤其是应用于数字控制开关电源电路中的一种数字脉宽调制电路的控制方法。
背景技术
采用数字控制技术的开关电源，可以带来电源系统性能的显著提高，因为数字控制方法具有灵活性，对外部影响的敏感度较低，如受器件变化影响小，并且具有实现复杂控制算法的能力。
在低功率手持设备中，传统的含有模拟脉宽调制器的DC-DC开关电源依然占据比较重要的位置。主要是因为作为数字控制环路中主要部分的数字脉宽调制器缺少通用有效的解决方案。
在现有的DPWM方案中，电路面积、工作频率和分辨率相互制约。随着DC-DC开关电源的开关频率越来越高，假设在超过1MHz的高开关频率下工作，并且为了消除环路中由于量化值不匹配带来的输出极限环振荡，要求DPWM具有高分辨率(≥8bits)。这将会带来电路面积或者DPWM的工作频率急剧增加，从而导致此电路功耗消耗增大，使得开关电源的总效率降低。
现有的DPWM方案致力于电路面积和功率损耗之间的折中设计，高分辨率高频率的DPWM的设计是一项具有挑战性的任务。使用计数-比较结构的设计在得到高分辨率的情况下要求DPWM的工作频率是开关频率的几百倍，带来了巨大的功率损耗。而基于环形振荡器延迟单元的结构具有较低的功率损耗，但为实现高分辨率会占用非常大的芯片面积。而计数比较/延迟线混合结构的DPWM成功的结合了上面两个方案的优点，减小了芯片面积和功率损耗。混合结构DPWM中将多个缓冲器串联即可构成延迟线，利用缓冲器的门延时进行延时操作，但是缓冲器的门延时并不一定恰好是DPWM所需要的PWM信号高电平最小调节时间，此外缓冲器的延时时间大小受工艺条件以及工作环境的影响，随着工作电压、温度等参数的变化缓冲器的延时时间会发生改变，使得切换频率也发生变化，并且产生不可预期的频率下的切换噪声，给系统带来不利影响。因此需要对DPWM电路进行优化，设计一种高分辨率的DPWM电路，同时受制作工艺、工作环境影响尽可能小。
发明内容
本发明要解决的问题是：在现有的DPWM方案中，电路面积、工作频率和分辨率相互制约，计数比较/延迟线混合结构DPWM受工艺条件以及工作环境的影响，会产生不可预期的频率下的切换噪声，给系统带来不利影响，需要对DPWM电路进行优化，设计一种高分辨率的DPWM电路，同时受制作工艺、工作环境影响尽可能小。
本发明的技术方案为：一种数字脉宽调制电路的控制方法，数字脉宽调制电路DPWM包括逻辑电路和逻辑输出电路，逻辑电路由计数-比较电路和延迟线电路组成，逻辑输出电路采用RS锁存器，DPWM电路设有时钟逻辑电路，时钟逻辑电路给计数-比较电路和延迟线电路提供统一的时钟信号，对于n位占空比控制信号的DPWM电路，将数字占空比控制信号分为两部分，高x位输入计数-比较电路，和计数器的计数值进行比较，此时计数器需要输入的时钟频率为2x×fs，fs为DPWM电路的PWM信号的产生周期；低n-x位作为多路选择器的控制信号输入延迟线电路，选择延迟线输出具有不同延时时间大小的延时信号，其中计数-比较部分与延迟线电路部分位数的分配基于的原则是数字电路中的面积和功耗的折中；首先采用计数-比较的方法判断计数器输出值是否高于占空比控制信号的高x位，在比较结果为真的情况下触发延迟线电路进行延时操作，延迟线电路共输出2n-x个延时信号，每个延时信号间隔的延时时间为Ts/2n，Ts为DPWM电路的PWM信号的产生周期，使用输入数字占空比信号的低n-x位作为2n-x选一数据选择器的选择信号，2n-x-1个延迟单元产生2n-x个延迟信号输出作为多路选择器的被选输入信号，根据输入的数字占空比信号低n-x位对应的十进制数值m，选择第m个延时信号触发RS锁存器的输出发生跳变，使得脉宽调制信号跳变为低电平；当计数器计数值变为零时，触发RS锁存器进行正跳变，使得脉宽调制信号跳变为高电平，从而得到DPWM的输出波形。
本发明延迟线电路采用D触发器串联组成的串行移位寄存器结构，每个D触发器的输出接入到的多路选择器中进行编码输出，且所有D触发器由时钟逻辑电路提供的时钟信号触发，利用数据在每个时钟信号的上升沿进行一次移位，延迟线电路的延时由时钟逻辑电路提供的时钟信号进行调控，延时时间的大小就是D触发器时钟信号的周期。
时钟逻辑电路以计数器输出、清零信号和延迟线初始时钟三个信号为输入，以复合门控延迟线时钟为输出。
本发明设计了一种改进型数字脉宽调制电路，在保持现有计数比较/延迟线混合结构DPWM方案中芯片面积、功率损耗等优点的基础上，对电路的工艺环境敏感度进行了优化，从而消除由于外界环境变化对电路功能带来的影响，克服现有技术的不足。本发明中的延迟线结构其延时时间的大小就是D触发器时钟信号的周期，此延迟时间可自由调整，并且不受外界环境变化的影响。
与现有技术相比，本发明一是增加了时钟逻辑电路，可降低系统功耗；二是改进了延迟线单元电路，使得其延迟时间可控，并且可以用标准数字工具实现。本发明的优点及有益效果具体如下：
(1)、电路结构简单，由标准门电路组成，易于实现且制备工艺简单；
(2)、电路中采用的延时单元的延时时间可根据设计需要自由调整，设计的灵活性好；
(3)、电路中采用的延时单元的延时时间不受外界环境变化的影响，设计的鲁棒性好；
(4)、电路中高频时钟工作时间可控，降低了电路功率损耗。
附图说明
图1(a)是数字脉宽调制电路中传统的混合型结构框图。
图1(b)是数字脉宽调制电路中传统的混合型结构电路简图。
图2是本发明的数字脉宽调制电路的结构框图。
图3是本发明的数字脉宽调制电路中的延迟线电路图的具体实施例。
图4是本发明的数字脉宽调制电路中的时钟逻辑电路图。
图5是本发明的数字脉宽调制电路中的信号逻辑关系。
图6是本发明的数字脉宽调制电路中的延迟线电路工作波形。
具体实施方式
如图1所示，数字脉宽调制电路DPWM包括逻辑电路和逻辑输出电路，逻辑电路由计数-比较电路和延迟线电路组成，逻辑输出电路采用RS锁存器。本发明在此基础上进行了优化设计，如图2所示，DPWM电路设有时钟逻辑电路，时钟逻辑电路给计数-比较电路和延迟线电路提供统一的时钟信号，对于n位占空比控制信号的DPWM电路，将占空比控制信号分为两部分，高x位输入计数-比较电路，和计数器的计数值进行比较，低n-x位作为多路选择器的控制信号输入延迟线电路，选择延迟线输出的具有不用延时时间大小的延时信号，其中首先采用计数-比较的方法判断计数器输出值是否高于占空比控制信号的高x位，在比较结果为真的情况下触发延迟线电路进行延时操作，延迟线电路共输出2n-x个延时信号，每个延时信号间隔的延时时间为Ts/2n，使用占空比控制信号的低n-x位信号选择某个合适延时时间大小的延时信号，由所选择的延时信号触发RS锁存器的输出发生跳变，使得脉宽调制信号跳变为低电平；当计数器计数值变为零时，触发RS锁存器进行正跳变，使得脉宽调制信号跳变为高电平，从而得到DPWM的输出波形。
下面结合附图及实例对本发明电路结构、工作原理及工作过程作进一步说明。
参看图1(a)、2和3，本发明的混合型DPWM电路，计数-比较部分所能调节的最小时间单位为计数器输入时钟周期，2n-x-1个延迟单元产生2n-x个延迟信号输出，为了保证计数-比较部分和延迟线部分协调工作，需要使得这2n-x-1个延迟单元串联起组成的延迟线电路输出最大延时时间等于计数器输入时钟周期，即要求延迟线电路每一个延迟单元提供的延迟时间tpd大小为计数器输入时钟周期的1/(2n-x-1)，由于延迟线电路是由D触发器构成的移位寄存器组成的，所以只需要使该移位寄存器的时钟周期为计数器输入时钟周期的tpd，即经过tpd长的时间从一个D触发器传送到下一个D触发器，从而经过所有D触发器后延迟时间为(2n-x-1)×tpd，即等于计数器输入时钟周期。本发明将混合结构DPWM的调节过程分为两个调节步骤，首先使用计数-比较单元对脉宽调制PWM信号的占空比进行粗调，经过粗调可以使得PWM信号在计数器时钟信号周期的某个倍数内保持高电平，倍数的大小由占空比控制信号的高x位确定，然后再使用延迟线电路进行细调，经过细调可以使得PWM信号在小于计数器时钟信号周期的时间范围内保持高电平，细调时间大小由占空比控制信号的低n-x位确定，细调所能调节的最小时间即为DPWM所能调节的PWM信号高电平时间大小的最小值。具体的调节步骤如下：
以7bits调试信号为例，我们选择了4位计数器和比较器，3位延迟线电路，因为当开关频率为1M时，需要的计数器频率为24×1M 16M，延迟单元的个数为7个。如果选择更高的计数-比较器位数，虽然延迟单元的个数会降低一点，但需要更高的时钟频率，这会加大电路的功耗；如果选择低的计数-比较器位数，这部分的时钟频率虽然会减少，但是延迟单元的个数会增加很多，在功耗和面积之间折中因此选择了这样一种位数的分配方案。如果输入数字占空比的位数增加，也可以这样的原则分配计数-比较器电路和延迟线电路的位数。假设输入7位数字信号为1100101，电路首先通过计数-比较电路的比较器对4位计数器的计数值count_out与1100进行比较，判断计数器输出值count_out是否高于1100，当低于或等于1100时，比较器输出低电平；当高于1100时，比较器输出高电平。这样一个周期为Ts的由低到高的信号作为延迟线电路的输入信号delay_in，在比较器输出为高电平的情况下会触发延迟线电路进行延时操作，因此delay_in也是延迟线电路的工作信号，并且此信号同时作为时钟逻辑电路的一个输入信号控制同步时钟。延迟线共输出23个延时信号，每个延时信号间隔的延时时间为Ts/27，可由时钟控制信号clk_delay精确调节，所述时钟控制信号clk_delay由时钟逻辑电路给出，频率为计数器时钟的23倍，把它作为各延迟单元的时钟信号。具有不同延时时间的每个延迟单元的输出delay_out[23-1:0]都作为多路选择器的输入信号，由占空比控制信号低3位，即101选择第6个延迟输出delay_out[5]来触发RS锁存器的输出发生负跳变，使得PWM信号跳变为低电平，当计数器计数值变为零的情况下会触发RS锁存器进行正跳变，使得PWM信号跳变为高电平。从而实现DPWM的输出。RS锁存器的输入输出关系下：
表1RS锁存器输入输出信号定义
| R | S | DPWM输出 |
| 0 | 0 | 保持 |
| 1 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 1 | 1 |
由于RS锁存器的两个输入端不可能同时为高电平，故可以让其在输入全为高电平的情况下输出任意值。通过判断输入信号R、S是否全为低电平决定输出信号是进行锁存还是数据更新操作，当R、S全为低电平的情况下具有锁存功能，否则更新输出数据；全为高电平的情况下使输出为低电平。其中关键模块的信号逻辑关系如图5所示。
本发明中采用将一系列D触发器的输入和输出串联，并使用同一个时钟信号连入各个D触发器的时钟输入端，组成串行移位寄存器类型的延迟线结构。它利用数据在每个时钟信号的上升沿进行一次移位，因此其延时时间的大小就是D触发器时钟信号的周期。此延迟时间可自由调整，并且不受外界环境变化的影响。
为了保证延时的精确性还要求计数器的时钟信号和延迟线的时钟信号的初始相位误差为0°，即二者的初始上升沿位于同一时刻。如果将该时钟信号直接接入D触发器的输入端必然会造成很高的功耗。根据前面的分析可知，延迟线电路仅仅需要在计数-比较单元粗调结束后一小段时间范围内才需要进行延时操作，如果使用逻辑门对该时钟信号进行控制，也就是使用门控时钟电路使其只有在需要延迟线进行细调的情况下使时钟有效，其他不需要延迟线工作的情况下使用逻辑门对时钟进行封锁就可以带来非常可观的功耗节省。通过对延迟线清零信号和延迟线工作信号两个信号进行逻辑处理作为门控时钟的封锁信号就可以实现对延迟线时钟封锁的功能。而纯粹的组合逻辑电路，其中的信号毛刺难以避免，如果在时钟逻辑电路中出现毛刺将会对系统带来极为不利的影响，为了避免这种现象的发生，本发明在时钟逻辑电路中使用D触发器对组合逻辑输出信号进行同步，也就是对延迟线清零信号clear和延迟线工作信号delay_in两个信号的逻辑输出进行同步，以避免毛刺的产生，如图4，clk_delay_line为延迟线电路的工作时钟，触发器DFF0用于产生门控时钟，即只有在延迟线工作信号delay_in为高电平并且延迟线清零信号clear信号为低电平的情况下，clk_delay_line才正常输出到DFF1～DFF7的时钟输入端，即clk_delay有效，其余时间各延迟单元时钟信号clk_delay被封锁，这样就可以避免不必要的状态翻转，达到了降低功耗的目的；在delay_in为高电平的情况下DFF1～DFF7在每个clk_delay信号的上升沿进行移位操作，实现延时功能，当clear信号发生正跳变时对DFF1～DFF7进行清零操作。该电路的输入输出信号工作波形如6所示。
Claims (1)
1.一种数字脉宽调制电路DPWM的控制方法，所述数字脉宽调制电路DPWM包括逻辑电路和逻辑输出电路，逻辑电路由计数-比较电路和延迟线电路组成，逻辑输出电路采用RS锁存器，其特征是所述数字脉宽调制电路DPWM还设有时钟逻辑电路，时钟逻辑电路给计数-比较电路和延迟线电路提供统一的时钟信号，对于n位数字占空比控制信号的所述数字脉宽调制电路DPWM，将所述n位数字占空比控制信号分为两部分，高x位输入计数-比较电路，和计数-比较电路中的计数器的计数值进行比较，此时计数器需要输入的时钟频率为2x×fs，fs为所述数字脉宽调制电路DPWM的PWM信号的频率；低n-x位作为2n-x选一数据选择器的控制信号输入延迟线电路，选择延迟线电路输出的具有不同延时时间大小的延时信号，其中x与n-x的分配基于的原则是所述数字脉宽调制电路DPWM的面积和功耗的折中；首先采用计数-比较的方法判断所述计数值是否高于所述n位数字占空比控制信号的高x位，在比较结果为真的情况下触发延迟线电路进行延时操作，延迟线电路的2n-x-1个延迟单元共输出2n-x个延时信号，每个延时信号间隔的延时时间为Ts/2n，Ts为所述数字脉宽调制电路DPWM的PWM信号的周期，所述2n-x个延时信号作为2n-x选一数据选择器的被选输入信号，根据所述低n-x位对应的十进制数值m，选择第m个延时信号触发RS锁存器的输出发生负跳变，使得PWM信号跳变为低电平；当计数器的计数值变为零时，触发RS锁存器进行正跳变，使得PWM信号跳变为高电平，从而得到DPWM的输出波形，其中，延迟线电路采用D触发器串联组成的串行移位寄存器结构，每个D触发器的输出接入到2n-x选一数据选择器，且所有D触发器由时钟逻辑电路提供的时钟信号触发，利用数据在每个时钟信号的上升沿进行一次移位，延迟线电路的延时由时钟逻辑电路提供的时钟信号进行调控。
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Legal Events
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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Address after: 211300 Gaochun County of Jiangsu Province Economic Development Zone Branch Center Building Room 405 Applicant after: SOUTHEAST University Address before: 210096 Jiangsu city Nanjing Province four pailou No. 2 Applicant before: Southeast University |
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| ASS | Succession or assignment of patent right |
Owner name: NANTONG ATLANTIC MACHINERY CO., LTD. Free format text: FORMER OWNER: SOWTHEAST UNIV. Effective date: 20140815 Owner name: SOWTHEAST UNIV. Effective date: 20140815 |
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| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 211300 NANJING, JIANGSU PROVINCE TO: 226600 NANTONG, JIANGSU PROVINCE |
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Effective date of registration: 20140815 Address after: Haian County in Jiangsu province Nantong city 226600 Li Bao Zhen Cao Yuan Cun group Patentee after: NANTONG ATLANTIC MACHINERY Co.,Ltd. Patentee after: SOUTHEAST University Address before: 211300 Gaochun County of Jiangsu Province Economic Development Zone Branch Center Building Room 405 Patentee before: Southeast University |
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| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20121128 Termination date: 20211111 |
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