CN109104171A - 一种pwm波形发生器 - Google Patents
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Abstract
本发明公开了一种PWM波形发生器，包括寄存器、N路串联计数器和比较器组成的并联电路、合并器和串行器，N路计数器和比较器同时工作，首先根据寄存器接收的数据确定计数器参数和比较器参数，所述计数器参数和比较器参数用于确定单个PWM波形的周期、高电平脉冲初始位置和高电平脉冲终止位置，并输出到各路的计数器和比较器，比较器将计数器的输出值与寄存器输出的比较器参数进行比较，然后将各路比较器的输出结果合并，然后通过串行器输出，从而产生任意周期、任意脉宽的高精度PWM波形。本发明精度高、成本低、功耗小、实现方法简单。
Description
技术领域
本发明属于PWM脉宽调制技术，具体而言，涉及一种PWM波形发生器。
背景技术
PWM作为一种脉冲宽度调制技术，不仅可以通过模拟电路产生，随着技术的发展也可以由DSP、FPGA、MCU、ASIC等其他数字芯片直接产生，并且广泛应用于各类电子设备。
现有的PWM波形发生器结构简单，只有一路计数器和比较器，不仅产生的PWM波形精度低，而且只能产生周期性PWM。现有的PWM波形发生器如果做到精度10ns，则需要100Mhz的系统时钟，如果做到精度1ns，需要1Ghz系统时钟，如果是25ps的精度，就需要40Ghz的系统时钟，这么高的系统时钟，一般的硬件电路很难实现。
综上，现有的PWM波形发生器存在PWM波形精度低，且只能产生周期性的PWM波形的问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种PWM波形发生器，用于解决现有PWM发生器产生的PWM波形精度低，且只能产生周期性的PWM波形的问题。
为实现上述发明目的，本发明提供了的技术方案如下：
一种PWM波形发生器，包括寄存器、N路串联计数器和比较器组成的并联电路、合并器和串行器；
所述寄存器，用于接收数据，并根据接收到的数据确定计数器参数和比较器参数，同时将所述计数器参数和比较器参数分别传输给并联电路的各路计数器和比较器；
所述并联电路，所述各路计数器和比较器同时工作，所述各路计数器基于时钟信号工作，所述各路比较器接收各自对应的计数器的输出值与寄存器输出的比较器参数，并按照预设的比较规则比较计数器的输出值与比较器参数，并将各路比较结果输出到合并器；
所述合并器，用于将各路比较器输出的结果合并成一个位宽为N的数据，并实时写入串行器；
所述串行器，用于将位宽为N的数据转换成串行数据输出，得到PWM波形。
本发明的有益效果：
本发明采用新型拓扑结构，由N路串联的计数器和比较器组成的并联电路，且各路计数器和比较器同时工作，首先根据寄存器接收的数据确定计数器参数和比较器参数，并输出到各路计数器和比较器，比较器将计数器的输出值与寄存器输出的比较器参数进行比较，并将各路比较器的输出结果合并成一个位宽为N的数据，然后通过串行器输出，从而产生PWM波形；本发明通过改变寄存器的输入数据来改变寄存器输出的计数器参数和比较器参数，从而改变PWM波形；当需要产生周期性PWM波形时，计数器参数保持不变，当需要改变占空比时，调整比较器参数；当需要产生非周期性任意PWM波形时，将波形分割成多个单周期PWM波形，在当前计数器计数周期结束之前需要将下一个周期的数据写入寄存器；因此不仅可以产生周期性PWM波形，也可以产生其他非周期性PWM波形；
本发明精度高、成本低、功耗小、实现方法简单；
本发明输出通道多，根据需要可以实现32～512路；
本发明根据串行器不同，PWM波形精度可以实现1.25ns～10ps。
进一步，所述计数器参数为单个PWM脉冲周期长度Pt；所述比较器参数包括单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，且Pt≥N，0≤St≤Et≤Pt。
进一步，所述预设的比较规则为：St≤Ci≤Et时，输出高电平“1”；否则输出低电平“0”，其中，Ci为每路计数器的输出值，i＝1、2……N。
进一步，所述单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et用于确定单个PWM的PWM波形的占空比；所述单个PWM脉冲周期长度Pt保持不变，将产生周期性PWM波形；所述单个PWM脉冲周期长度Pt变化，动态调整单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，将产生任意PWM波形。
进一步，为了满足不同的波形，提高PWM波形精度，实现1.25ns～10ps精度，所述N值为4～32，其N值的大小取决于串行器输入数据的宽度。
进一步，所述串行器采用FPGA内部的串行器或者采用串行器芯片。
进一步，所述每路计数器的初始值依次从0开始直到N-1；每路计数器的步进均是N，每路计数器工作Pt/N个周期后，每路计数器恢复各自的初始值并且重新计数。
进一步，所述寄存器接收的数据由FPGA内部产生或通过UART、I2C、SPI数字接口由外部设备写入寄存器。
进一步，为了输出比较稳定和标准发PWM波形信号，还包括和串行器连接的电平转换模块；所述电平转换模块用于将串行器输出的信号转换成TTL或者其他需要的标准电平输出。
附图说明
图1示出了本发明实施例提供的PWM发生器的原理结构图；
图2示出了本发明实施例提供的PWM单个周期波形示意图；
图3示出了本发明实施例提供的非周期PWM波形分割示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
如图1所示，本发明提供了一种PWM波形发生器，包括寄存器、N路由计数器和比较器串联组成的并联电路、并行器以及串行器。
所述寄存器，用于接收数据，并根据接收到的数据确定计数器参数和比较器参数，同时将所述计数器参数和比较器参数分别传输给并联电路的各路计数器和比较器。
如图2所示，所述计数器参数和比较器参数用于确定PWM波形的占空比，所述计数器参数为单个PWM脉冲周期长度Pt；所述比较器参数包括单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，且Pt≥N，0≤St≤Et≤Pt；所述单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et用于确定单个PWM的PWM波形的占空比；所述单个PWM脉冲周期长度Pt保持不变，将产生周期性PWM波形；所述单个PWM脉冲周期长度Pt变化，动态调整单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，将产生任意PWM波形。
所述并联电路，所述各路计数器和比较器同时工作，所述各路计数器基于时钟信号工作，所述各路比较器接收各自对应的计数器的输出值与寄存器输出的比较器参数，并按照预设的比较规则比较计数器的输出值与比较器参数，并将各路比较结果输出到合并器。
本发明实施例中，所述预设的比较规则为：St≤Ci≤Et时，输出高电平“1”；否则输出低电平“0”，其中，Ci为每个计数器的输出值，i＝1、2……N。比如：第一路比较器满足St≤C1≤Et时，输出高电平“1”，不满足时输出低电平“0”；第二路比较器满足St≤C2≤Et时，输出高电平“1”，不满足时输出低电平“0”，第N路比较器满足St≤Cn≤Et时，输出高电平“1”，不满足时输出低电平“0”；将N路比较器输出的结果，合并成一个位宽为N的数据，然后写入串行器。
所述并行器，用于将各路比较器输出的结果合并成一个位宽为N的数据，并实时写入串行器。
所述串行器，用于将位宽为N的数据转换成串行数据输出，得到PWM波形。
本发明通过改变寄存器的输入数据来改变寄存器输出的计数器参数和比较器参数；从而改变PWM波形，当需要产生周期性PWM波形时，寄存器输出的计数器参数Pt不变，当需要改变占空比时，改变比较器参数St和Et；当需要产生非周期性任意PWM波形时，先将波形分割成多个单周期PWM波形，如图3所示，先将第一个PWM波形的数据写入寄存器，实时产生第一个PWM波形，计数器工作Pt1/N个周期之后，将第二个PWM波形的数据写入寄存器，实时产生第二个PWM波形，计数器工作Pt2/N个周期之后，将第N个PWM波形的数据写入寄存器，实时产生第N个PWM波形；因此不仅可以产生周期性PWM波形，也可以产生其他非周期性PWM波形。
本发明实施例中，为了输出比较稳定和标准发PWM波形信号，还包括和串行器连接的电平转换模块；所述电平转换模块用于将串行器输出的信号转换成TTL或者其他需要的标准电平输出。
本发明实施例中，采用altera的FPGA，型号为EP4CE10E22C6N；计数器、比较器和其他逻辑单元运行速度100Mhz，串行器运行速度400Mhz，串行器为8进1出，即N＝8，PWM精度为1.25ns；所述寄存器接收的数据为FPGA内部产生或通过UART、I2C或SPI数字接口由外部设备写入寄存器。
本发明实施例中，所述每路计数器的初始值依次从0开始直到N-1；每路计数器的步进均是N，每路计数器工作Pt/N个周期后，每路计数器恢复各自的初始值并且重新计数。
比如，第一路计数器初始值是0，第二路计数器初始值是1，第N路计数器初始值是N-1，所有计数器的步进是N(每个时钟周期计数器加N)，计数器工作Pt/N个周期后，所有计数器恢复初始值并且重新计数；第一路计数器计数器输出为C1，第二路计数器计数器输出为C2，第N路计数器计数器输出为Cn。
本发明实施例中，所述串行器采用FPGA内部的串行器或者采用串行器芯片。选用带有收发器的FPGA或者采用专门的串行器芯片，可以实现1.25ns～10ps精度的PWM波形。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
Claims (9)
1.一种PWM波形发生器，其特征在于，包括寄存器、N路串联计数器和比较器组成的并联电路、合并器和串行器；
所述寄存器，用于接收数据，并根据接收到的数据确定计数器参数和比较器参数，同时将所述计数器参数和比较器参数分别传输给并联电路的各路计数器和比较器；
所述并联电路，所述各路计数器和比较器同时工作，所述各路计数器基于时钟信号工作，所述各路比较器接收各自对应的计数器的输出值与寄存器输出的比较器参数，并按照预设的比较规则比较计数器的输出值与比较器参数，并将各路比较结果输出到合并器；
所述合并器，用于将各路比较器输出的结果合并成一个位宽为N的数据，并实时写入串行器；
所述串行器，用于将位宽为N的数据转换成串行数据输出，得到PWM波形。
2.如权利要求1所述的PWM波形发生器，其特征在于，所述计数器参数为单个PWM脉冲周期长度Pt；所述比较器参数包括单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，且Pt≥N，0≤St≤Et≤Pt。
3.如权利要求2所述的PWM波形发生器，其特征在于，所述预设的比较规则为：St≤Ci≤Et时，输出高电平“1”；否则输出低电平“0”，其中，Ci为每路计数器的输出值，i＝1、2……N。
4.如权利要求2所述的PWM波形发生器，其特征在于，所述单个PWM脉冲周期长度Pt保持不变，将产生周期性PWM波形；所述单个PWM脉冲周期长度Pt变化，动态调整单个PWM的高电平脉冲初始位置St及高电平脉冲终止位置Et，将产生任意PWM波形。
5.如权利要求1所述的PWM波形发生器，其特征在于，所述N值为4～32，其N值的大小取决于所述串行器输入数据的宽度。
6.如权利要求1所述的PWM波形发生器，其特征在于，所述串行器采用FPGA内部的串行器或者采用串行器芯片。
7.如权利要求1所述的PWM波形发生器，其特征在于，所述每路计数器的初始值依次从0开始直到N-1；每路计数器的步进均是N，每路计数器工作Pt/N个周期后，每路计数器恢复各自的初始值并且重新计数。
8.如权利要求1所述的PWM波形发生器，其特征在于，所述寄存器接收的数据由FPGA内部产生或通过UART、I2C、SPI数字接口由外部设备写入寄存器。
9.如权利要求1至8中任一项所述的PWM波形发生器，其特征在于，还包括和串行器连接的电平转换模块；所述电平转换模块用于将串行器输出的信号转换成TTL或者其他需要的标准电平输出。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20181228 |
|
| RJ01 | Rejection of invention patent application after publication |