CN102158208B

CN102158208B - 基于振荡环电路的全程可调数字脉宽调制器

Info

Publication number: CN102158208B
Application number: CN 201110083812
Authority: CN
Inventors: 孙伟锋; 王青; 常昌远; 徐申; 陆生礼; 赵安东; 时龙兴
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2011-04-02
Filing date: 2011-04-02
Publication date: 2013-06-05
Anticipated expiration: 2031-04-02
Also published as: CN102158208A

Abstract

基于振荡环电路的全程可调数字脉宽调制器，包括振荡环-计数比较电路和输出逻辑电路。振荡环电路由k级D触发器首尾相连构成，它与多路选通器，计数比较电路一起，根据外部输入的数字占空比控制信号，产生输出逻辑电路中输出D触发器所需的复位信号，从而将输出D触发器的输出信号复位到低电平，而输出D触发器的时钟端则控制将输入端高电平传递到输出端，复位信号和时钟信号共同作用最终在输出端产生一个占空比信号。本发明在保持常规振荡环结构数字脉宽调制器的优点的同时，增大了输出占空比的可调范围，非常适合用于集成在小型手持设备的电源管理系统中的高频DC-DC开关电源(SMPS)中。

Description

基于振荡环电路的全程可调数字脉宽调制器

技术领域

本发明涉及一种数字脉宽调制器的集成电子电路设计，特别适用于集成在小型手持设备的电源管理系统中的高频DC-DC开关电源中，属电子技术领域。

背景技术

由于数字控制方法灵活，对外部影响的敏感度低，并且可用少量外部无源元件而实现，而将数字控制应用于开关电源中，也可简化多样性负载电源的设计配置，并且自动数字设计工具允许对现有设计进行快速修改而适应新的需求，使得便携式消费电子产品等中的电源系统性能的显著提高。

在低功率数字控制开关电源的应用中，数字脉宽调制器(DPWM, Digital Power Width Modulation) 的开关频率一般为超过1MHz的高频，并且为了精确的输出电压调节以及消除不期望的输出电压振荡，要求具有高分辨率(8-11位)。因为功耗通常与开关频率和分辨率的乘积成比例，因此为了降低功率损耗，高分辨率高频率DPWM的设计在芯片面积和功率消耗之间做出了各种设计妥协。现有的DPWM方案中，计数-比较结构的DPWM需要至少高于开关电源的开关频率几百倍的频率下的时钟信号才能得到高的分辨率，因此这种结构动态功耗巨大。而延迟结构的设计基本上具有低功率消耗的优点，但是高分辨率时占用很大的大芯片面积。而混合结构DPWM成功的结合前面两个方案的优点，在数字脉宽调制器的尺寸和功耗之间做出了折中从而得到较高的分辨率，因而被广泛采用。

振荡环结构的DPWM属于混合型DPWM的范畴，它有自己的时钟信号产生电路，不需要外部时钟输入，而且相对于其他DPWM方案，其占用面积也较小。并且数字电路中其他模块所需的工作时钟也可以由振荡环输出时钟经过分频得到，这样就又减少了硬件配置。但是振荡环结构的DPWM在输出逻辑电路中采用RS锁存器，其置位(S)端信号是由计数器、比较器等几路信号逻辑得到，信号时序的要求必然会在数据转换期间导致二次置位错误，进而使输出脉宽信号在小占空比值时发生错误。因此这种结构中输出脉宽信号受到计数器位数m的限制，不能正确产生低于(1/2^m)×100%大小的占空比信号，降低了DPWM的有效分辨率，从而影响电源输出电压的调整速度和精度。

因此，在采用振荡环结构的DPWM时，需要对其进行优化，在保证该结构优点的同时，解决输出脉宽信号的占空比不能全范围调节的问题。

发明内容

本发明提供了一种基于振荡环电路的全程可调数字脉宽调制器，在保持现有振荡环结构的混合DPWM方案中芯片面积、功率损耗等优点的基础上，对输出逻辑电路做了改进，消除了由于原输出逻辑电路采用RS触发器带来输出脉宽信号在小占空比值时输出错误的问题，得到一个全范围可调的占空比信号，保证了调节精度。

本发明技术方案为：

一种基于振荡环电路的全程可调数字脉宽调制器，包括振荡环-计数比较电路和输出逻辑电路，其特征是，所述的振荡环-计数比较电路包括环形振荡器、多路选通器、计数器、比较器和延时单元，所述环形振荡器由k个相同的D触发器首尾相连构成，前一级D触发器的输出端与后一级D触发器的时钟端相连，最后一级D触发器的输出端连接到第一级D触发器的时钟端，所有D触发器的输入端都接高电平，每一级的D触发器异步复位端信号由外部使能信号和本级D触发器的输出信号经过一个或门形成，为使振荡环能够自启动，令外部使能信号经过一个延时单元输入到第一个D触发器的异步置位端，所述环形振荡器的k个D触发器输出端连接多路选通器k路选通输入信号，多路选通器的输出选控端用于输入数字占空比低log₂ k位控制信号，每一组不同的输入占空比低log₂ k位控制信号都选择输出相对应的唯一一路选通输入信号，环形振荡器中最后一级D触发器的输出端还连接计数器的时钟输入端，计数器的输出端与比较器的A输入端相连，比较器的B输入端用于接收输入占空比高(n- log₂ k)位控制命令，当比较器A输入端与B输入端数值相等时，输出一个高电平，否则输出低电平，所述的输出逻辑电路包括D触发器，在D触发器的异步复位端上连接有两输入与门且D触发器的异步复位端与两输入与门输出端连接，在D触发器的时钟端上连接有分频器且D触发器的时钟端与分频器的输出端连接，分频器的输入端连接环形振荡器中第一级D触发器的时钟输入端，D触发器的输入端连接高电平，D触发器的输出端就是输出逻辑电路的输出信号，所述的比较器输出端与数据选择器的输出端分别与两输入与门的两个输入端连接。

假设输入nbits占空比控制命令信号dn[n-1:0]，其中低mbits dn[m-1:0]作为多路数据选择器的控制端信号，高(l=n-m)bits dn[n-1:m]作为计数-比较电路中比较器的比较端信号。

振荡环是由k个D触发器首尾连接组成的，其中k与输入数据选择器的占空比控制命令位数m的关系为：k=2^m，共有k路同频不同相的振荡信号送入多路选择器的输入端，并且最后一路振荡信号作为计数器的计数时钟f _counter，这也是振荡环的振荡频率。振荡环每振荡一次，计数器计数值变化一位，计数器完成一次完整的计数振荡环完成了2^(n-m)次振荡，包含2^(n-m)×k路振荡信号。则计数器从零开始计数，当计数值为a时，包含振荡环a次完整的振荡，以及第(a+1)次部分振荡信号。若计数器后接比较器的另一比较端的输入信号dn[n-1:m]=a，振荡环中多路选择器的输入控制信号dn[m-1:0]=b时，此时比较器输出高电平，并且多路选择器将第(a+1)个振荡周期内的第b路振荡信号选出。比较器输出的高电平和delay_in[b]的振荡信号进行逻辑与后作为输出端的D触发器复位信号令D触发器复位。而D触发器的时钟端是振荡环最后一路信号经分频得到的一个时钟信号，控制D触发器数据传输。因此当D触发器异步复位端信号起作用时，D触发器输出端将被复位为低电平，当下一个时钟上升沿到来时再将输出置高。这样就使得只有在开关周期一开始才会使输出脉宽信号置位，消除了可能发生的二次置位的问题。所产生的占空比信号的大小为(a×32+b)/2^(n-1)。可以看出，在本设计中，输出占空比的大小是由a、b的值决定的，也就是说完全是由输入的占空比数字命令dn[n-1:0]决定的，与其他因素无关，而改变dn[n-1:0]的值即可得到任意大小的占空比信号。

本发明的数字脉宽调制器全部使用标准门电路搭建而成，设计的灵活性比较大，通过对输出逻辑电路的设计能够得到一个全范围调节的占空比信号，在保留振荡环结构混合DPWM的优点的基础上，保证了DPWM的有效分辨率，从而优化了电源输出电压的调整速度和精度。本发明的优点及有益成果：

1)、DPWM电路不需要外部时钟接入；

2)、消除了一般振荡环结构混合DPWM输出脉宽调制信号占空比大小受限的问题，保证了DPWM的有效精度；

3)、电路结构简单，由标准门电路组成，易于实现且制备工艺简单。

附图说明

图1是改进前的常规振荡环结构数字脉宽调制电路结构框图。

图2是改进前的振荡环结构数字脉宽调制电路关键信号时序图。

图3是改进前的振荡环结构数字脉宽调制电路关键信号电路仿真波形图。

图4是本发明的振荡环结构数字脉宽调制电路结构框图。

图5是本发明的振荡环结构数字脉宽调制电路关键信号时序图。

图6是本发明的数字脉宽调制器关键信号电路仿真波形图。

图7是本发明的数字脉宽调制器中振荡环输出波形。

具体实施方式

一种基于振荡环电路的全程可调数字脉宽调制器，包括振荡环-计数比较电路1和输出逻辑电路2，其特征是，所述的振荡环-计数比较电路1包括环形振荡器11、多路选通器12、计数器13、比较器14和延时单元15，所述环形振荡器11由k个相同的D触发器首尾相连构成，前一级D触发器的输出端与后一级D触发器的时钟端相连，最后一级D触发器的输出端连接到第一级D触发器的时钟端，所有D触发器的输入端都接高电平，每一级的D触发器异步复位端信号由外部使能信号和本级D触发器的输出信号经过一个或门形成，为使振荡环能够自启动，令外部使能信号经过一个延时单元15输入到第一个D触发器的异步置位端，所述环形振荡器11的k个D触发器输出端连接多路选通器12 k路选通输入信号，多路选通器12的输出选控端用于输入数字占空比低log₂ k位控制信号，每一组不同的输入占空比低log₂ k位控制信号都选择输出相对应的唯一一路选通输入信号，环形振荡器11中最后一级D触发器的输出端还连接计数器13的时钟输入端，计数器13的输出端与比较器14的A输入端相连，比较器14的B输入端用于接收输入占空比高(n- log₂ k)位控制命令，当比较器14 A输入端与B输入端数值相等时，输出一个高电平，否则输出低电平，所述的输出逻辑电路2包括D触发器22，在D触发器22的异步复位端上连接有两输入与门21且D触发器22的异步复位端与两输入与门21 输出端连接，在D触发器22的时钟端上连接有分频器23且D触发器22的时钟端与分频器23的输出端连接，分频器23的输入端连接环形振荡器11中第一级D触发器的时钟输入端，D触发器22的输入端连接高电平，D触发器22的输出端就是输出逻辑电路2的输出信号，所述的比较器14输出端与数据选择器12的输出端分别与两输入与门21的两个输入端连接。

下面结合附图及实例对本发明的电路结构、工作原理及过程作进一步说明。

图1中是常规振荡环结构混合DPWM的电路结构图，其中输出逻辑电路采用RS触发器实现。由于RS触发器置位(S)端信号是由两路信号进行逻辑“与”得到的，其中一路信号是比较器1的输出，当(n-m)bit计数器计到0时，比较器1输出高电平，否则比较器1输出为低电平；另一路信号为振荡环电路的的第一路振荡信号。由于计数器计数值为零的维持时间等于振荡环的一个振荡周期，也就是说计数值从全零计到下一个值开始变化的瞬间恰好是振荡环第一个振荡周期结束产生第二个周期的“高”电平脉冲的时刻，这时候两个信号的逻辑与操作会导致比较器的输出不仅与振荡环第一路输出的第一个脉冲信号相与产生一个高电平，还会和第二个脉冲相与产生一个高电平脉冲，造成置位端(S)输入发生错误，如图2所示。假设此时输入占空比控制命令数值比较小，即输入计数-比较模块的高(n-m)位都为低电平时，由于RS锁存器为电平敏感电路，这样一个尖峰会使输出脉宽波形在一个开关周期内发生两次置位，从而使得输出脉宽信号发生错误。图3是在对此电路实际仿真中得到的仿真图形，很明显的看到输出占空比出现了误码。

本发明的基于振荡环电路的全程可调数字脉宽调制器通过对输出逻辑电路的重新设计，解决了一般振荡环结构数字脉宽调制器的存在的输出占空比过低时发生二次置位的问题。

如图4所示，假设需要设计一个n=9bits、输出占空比信号频率f _s=1MHz的全范围可调的振荡环结构数字脉宽调制器。占空比控制命令信号dn[n-1:0]为9bits的二进制码输入，下面以dn[8:0]表示，输入范围为[9'b000000000，9'b111111111]。取输入数据选择器的位数为m=5bits，则计数-比较电路部分分辨位数l=n-m=4bits。假设输入占空比数字命令为dn[8:0]=9'b000110000，则高四位dn[8:5]=4'b0001输入比较器的一个比较端，低五位dn[4:0]=5'b10000输入32选一数据选择器的控制端。

振荡环是由(k=2^m=32)个D触发器首尾连接组成。D触发器的数据输入端D接高电平，前一级D触发器的输出端Q作为后一级D触发器的时钟信号，同时将本级的输出信号作为本级复位信号。则当前一级信号由“0”跳变到“1”的时候，后级D触发器就会置“1”，而前一级D触发器同时被复位为“0”，从而实现了振荡。为了实现自启动，需要在振荡环中第一级D触发器的置位端上加一个短暂的脉冲信号，使振荡环起振，此脉冲由外部输入。

计数器完成一次完整的计数所用的时间应与开关周期相同，则计数器的计数时钟频率应该为f _counter=2^l×f _s=2⁴×1MHz=16MHz，由于计数器的计数时钟输入由振荡环的最后一路振荡信号提供，所以振荡环振荡频率即为16MHz。振荡环的32路输出信号delay_in[0]~delay_in[31]都为16MHz的振荡信号，每个振荡信号的占空比为1/32的脉冲信号，并且每一路振荡信号相对于前一路都有一个延迟，延迟大小等于脉冲信号的宽度，即为[(1/16M)/32]s≈1.95ns。振荡环每振荡一次，计数器计数值变化一位，4bits的计数器完成一次完整的计数振荡环完成了16次振荡，而每一次振荡又都会产生32路同频不同相的振荡信号，即因此一个开关周期内含有(16×32=512个)振荡信号，见图5所示。则计数器从零开始计数，当计数值为a时，包含振荡环a次完整的振荡，以及第(a+1)次部分振荡信号。若计数器后接比较器的另一比较端的输入信号dn[n-1:m]=a=4'0001，振荡环中多路选择器的输入控制信号dn[m-1:0]=b=5'b10000时，此时比较器输出高电平，并且多路选择器将第(a+1=2)个振荡周期内的第b=16路振荡信号选出，即如图7所示的振荡环电路中32路输出信号中delay_in[16]一路的振荡信号。比较器输出的高电平和delay_in[16]的振荡信号进行逻辑与后作为输出端的D触发器复位信号令D触发器复位。而D触发器的时钟端是振荡环最后一路信号delay_in[31]经过16分频得到一个频率为1MHz的时钟信号，每个时钟周期上升沿将D触发器数据输入端的高电平送至D触发器输出端，因此当D触发器异步复位端信号起作用时，D触发器输出端将被复位为低电平，当下一个时钟上升沿到来时再将输出置高。所以根据所输入的9位占空比数字命令，产生的占空比信号的大小为(a×32+b)/512=80/512=15.625%。可以看出，在本设计中，输出占空比的大小是由a、b的值决定的，也就是说完全是由输入的占空比数字命令dn[n-1:0]决定的，与其他因素无关，而改变dn[n-1:0]的值即可得到任意大小的占空比信号。实际仿真电路中关键信号的波形如图6所示。

Claims

1.一种基于振荡环电路的全程可调数字脉宽调制器，包括振荡环-计数比较电路(1)和输出逻辑电路(2)，其特征是，所述的振荡环-计数比较电路(1)包括环形振荡器(11)、多路选通器(12)、计数器(13)、比较器(14)和延时单元(15)，所述环形振荡器(11)由k个相同的D触发器首尾相连构成，前一级D触发器的输出端与后一级D触发器的时钟端相连，最后一级D触发器的输出端连接到第一级D触发器的时钟端，所有D触发器的输入端都接高电平，每一级的D触发器异步复位端信号由外部使能信号和本级D触发器的输出信号经过一个或门形成，为使振荡环能够自启动，令外部使能信号经过一个延时单元(15)输入到第一个D触发器的异步置位端，所述环形振荡器(11)的k个D触发器输出端连接多路选通器(12)k路选通输入信号，多路选通器(12)的输出选控端用于输入数字占空比低log₂k位控制信号，每一组不同的输入占空比低log₂k位控制信号都选择输出相对应的唯一一路选通输入信号，其中，k＝2^m，m为输入数据选择器的占空比控制命令位数，环形振荡器(11)中最后一级D触发器的输出端还连接计数器(13)的时钟输入端，计数器(13)的输出端与比较器(14)的A输入端相连，比较器(14)的B输入端用于接收输入占空比高(n-log₂k)位控制命令，n是输入占空比命令的位宽，当比较器(14)A输入端与B输入端数值相等时，输出一个高电平，否则输出低电平，所述的输出逻辑电路(2)包括D触发器(22)，在D触发器(22)的异步复位端上连接有两输入与门(21)且D触发器(22)的异步复位端与两输入与门(21)输出端连接，在D触发器(22)的时钟端上连接有分频器(23)且D触发器(22)的时钟端与分频器(23)的输出端连接，分频器(23)的输入端连接环形振荡器(11)中第一级D触发器的时钟输入端，D触发器(22)的输入端连接高电平，D触发器(22)的输出端就是输出逻辑电路(2)的输出信号，所述的比较器(14)输出端与多路选通器(12)的输出端分别与两输入与门(21)的两个输入端连接。