CN102064805B - 用于可调输出数控电源中的高速低耗数字脉宽调制器 - Google Patents

Abstract

用于可调输出数控电源中的高速低耗数字脉宽调制器，包括预调节逻辑电路、门控时钟逻辑电路、计数比较-延迟混合电路和输出逻辑电路。预调节逻辑电路两个输入端分别接有预调固定占空比命令信号和输入时钟信号，三个输出端接门控时钟逻辑电路、计数比较-延迟混合电路和输出逻辑电路。门控时钟逻辑电路三个输入端与输入时钟信号及预调节逻辑电路的两个输出端相连，其输出端连接有计数比较-延迟混合电路。计数比较-延迟混合电路的三个输入端分别接有输入占空比低位控制命令、预调节逻辑电路和门控时钟逻辑电路的一个输出端。输出逻辑电路输入端连接有预调节逻辑电路、门控时钟逻辑电路、计数比较-延迟混合电路，其输出端为产生的占空比控制信号。

Description

用于可调输出数控电源中的高速低耗数字脉宽调制器

技术领域

本发明涉及数字脉宽调制电路(DPWM)，尤其是应用于输出电压实时可调的数字控制开关电源电路中的一种高速低功耗数字脉宽调制器，涉及集成电路的设计，属电子技术领域。

背景技术

采用数字反馈控制的开关电源，可以显着提高系统的性能，因为数字控制方法灵活多变，可实现复杂控制算法，且对外部条件变化的敏感度较低。因此数字控制开关电源越来越多的应用到SoC系统中，提供品质优良的电源电压，这也反过来对电源提出了更高的要求。

要求电源纹波越来越小，意味着控制环路中量化器的量化精度越来越高，即量化器具有高分辨率。并且为了消除数字控制环路中特有的由于量化分辨率不匹配带来的输出极限环振荡，也要求DPWM量化器具有高分辨率。另外，SoC系统中常常采用动态电压调制(DVS,Dynamic Voltage Scale)技术，能够根据不同的负载情况，改变所需的电源电压和工作频率值，从而降低系统总的功耗。而对于开关电源来讲，即为能够根据外部控制命令即时的转换输出电压值的大小。这对电源的瞬时响应速度也提出了较高的要求。

现有的数字脉宽调制器方案中，高分辨率的要求往往会导致电路面积或时钟工作频率过高，通常采用计数比较-延迟线混合结构的DPWM，在电路面积和时钟频率之间进行折中。混合型DPWM电路是将需要调制的占空比命令信号分为粗调部分和精调部分，共同作用于输出端的RS触发器，控制最终的占空比信号的大小。在分辨精度较高或者分辨范围较大的情况下，在这种调制方式需要处理的分辨位数也较多，同样会使得电路中功耗增大。并且当要求输出电压稳态值改变时，此结构只能根据当前电压和期望电压的状态一步一步慢慢调节。因此，为满足SoC对于电源电压性能的要求，需要对开关电源进行改进，特别是对DPWM电路进行优化，在保证有效分辨精度不变的情况下减少损耗，同时提高控制信号变化时输出电压跟随变化的速度。

发明内容

本发明提供了一种用于可调输出数控电源中的高速低耗数字脉宽调制器，在保持现有计数比较-延迟线混合结构DPWM方案中芯片面积、功率损耗等优点的基础上，采用预调制方式，在保证有效分辨精度不变的情况下降低了分辨位数，从根本上保证了低的工作频率和小的电路面积，降低了电路功耗。并且能够迅速将输出占空比值调节到期望值附近，缩短了调节周期，提高系统的响应速度。

本发明详细技术方案为：

本发明所述的用于可调输出数控电源中的高速低耗数字脉宽调制器，包括：计数比较-延迟混合电路和输出逻辑电路，所述的输出逻辑电路包括第二比较器、RS触发器、第一选择器及第二选择器，所述第一选择器的一个输入端与所述计数比较-延迟混合电路的计数比较输出端连接，第一选择器的输出端与RS触发器的置位端S连接，RS触发器的复位端R与所述计数比较-延迟混合电路的延迟信号输出端连接，RS触发器的输出端与第二选择器的一个输入端连接，第二选择器的另一个输入端上连接有预调节逻辑电路，所述的预调节逻辑电路包括分频器、选通器、第二计数器以及第三比较器，所述分频器的输入端用于输入时钟信号(clk)，分频器的输出端与第二计数器的输入端连接，第二计数器的输出端与第三比较器的B端连接，所述选通器的输入端用于输入预调固定占空比命令信号(V_ref)，选通器的输出端与第三比较器的A端连接，第三比较器的第一输出端与输出逻辑电路中的第二选择器的另一个输入端连接，第三比较器的第二输出端连接有门控时钟逻辑电路，当第三比较器A端的数值大于B端的数值，则第三比较器的第一输出端输出高电平，第三比较器的第二输出端输出低电平，否则，第三比较器的第一输出端输出低电平，第三比较器的第二输出端输出高电平，所述第二比较器的B端用于输入占空比高位控制命令，所述第二比较器的A端与预调节逻辑电路中的选通器的输出端连接，当第二比较器A端的数值大于B端的数值，则第二比较器输出高电平，否则，第二比较器输出低电平，并且，所述的第二比较器输出信号作为第二选择器的控制信号，当第二比较器输出高电平时，第二选择器输出第三比较器的第一输出端信号，当第二比较器输出低电平时，第二选择器输出RS触发器的输出信号，所述第一选择器的另一个输入端与所述预调节逻辑电路中第三比较器的第一输出端连接，第一选择器的控制端与所述预调节逻辑电路中选通器的输出端连接，当选通器输出为全零时，第一选择器输出所述计数比较-延迟混合电路的计数比较输出端数据，当选通器输出为非全零时，第一选择器输出所述预调节逻辑电路中第三比较器的第一输出端的数据，所述门控时钟逻辑电路的第一输入端与第三比较器的第一输出端连接，门控时钟逻辑电路的第二输入端与第三比较器的第二输出端连接，门控时钟逻辑电路的第三输入端用于输入时钟信号(clk)，并与所述分频器的输入端连接，门控时钟逻辑电路的输出端与所述计数比较-延迟混合电路中的第一计数器的时钟端连接。所述计数比较-延迟混合电路包括第一计数器、第一比较器、延迟单元组以及多路选择器，所述第一计数器的复位端与所述预调节逻辑电路的第三比较器的第一输出端相连，第一比较器的A输入端与所述第一计数器的输出端相连，第一比较器的B输入端用于输入占空比低位控制命令，当第一比较器A端的数值大于B端的数值，则第一比较器输出高电平，否则，第一比较器输出低电平，所述第一比较器的输出端为计数比较-延迟混合电路的计数比较输出端并与所述延迟单元组的输入端连接，延迟单元组的多路输出作为所述多路选择器的多路输入，所述多路选择器的选择端用于输入占空比最低位控制命令，多路选择器的输出为计数比较-延迟混合电路的延迟信号输出端。

对于一个开关电源，当输入输出电压确定时，其稳态时的占空比值Dn大小是固定值。在实际调节时，除了电路启动过程中占空比值会在大范围内变化，多数情况下占空比值只是在稳态值附近进行小范围的调节变动。而启动时占空比大幅度变化的目的也是为了能够调整得到稳态的占空比值大小。因此，可以认为对于一个输入输出电压关系确定的开关电源系统，占空比值最终将维持在一个固定水平上。按照这种思路，可以将最终输出的占空比信号分成两部分考虑：第一部分为固定大小的占空比值dn_fix,其值的大小与稳态时的占空比值Dn的大小相关；第二部分是实际所需的占空比dn和已生成的固定占空比dn_fix之间的差值dn_diff,其大小是跟即时时刻实际输出电压值有关。固定占空比dn_fix可以快速的将输出占空比调至最终需要稳定占空比值附近，缩短调制时间，提高响应速度；而差值占空比dn_diff是个相对小量，它可以用有限的分辨位数达到较高的分辨精度，即降低了精调部分所要实现的分辨位数，从而降低硬件资源占用率。

为了增加电路的通用性，对于不同的输出电压都可以进行快速有效的调制，在预调节部分增加一个判断比较逻辑，将可能的输出电压划分为几个区间，根据所处区间的不同输出不同的预调占空比值，即保证了预调占空比与实际值较为接近，又使动态调节部分不致过大。

对于常规的N-bit DPWM，假设对应的可调电压的范围为[0%，100%·V]，因此DPWM的输出占空比最小的调节精度为V/2^N。本发明中的DPWM预调节部分假设划分了n个区间，总的可调电压的范围仍为[0%，100%·V]，则每个区间对应的可调电压的大小都为ΔV=V/n，使用m-bit计数比较-延迟混合结构的DPWM，若要达到与上面常规N-bit的DPWM同样的分辨精度，则有：

$\frac{V/n}{2^m}=\frac{V}{2^N}\⇒2^m\·n=2^n\⇒m=N-{\log }_{2}n$

上式即为预调节逻辑电路划分的区间个数n和计数比较-延迟混合电路分辨位数m之间的关系式。预调节逻辑电路划分区间数目n越多，则计数比较-延迟混合电路需要调节的分辨位数就越小。若以DPWM最终生成的占空比信号的时钟频率f_s为基准，采用计数器与比较器组合的方式生成预调占空比，预调节部分计数器的计数时钟为n·f_s，区间个数n越多，则意味着计数器的计数时钟将成指数倍增加；但是区间数目n过小，意味着计数比较-延迟混合电路的分辨位数m较大，其所包含的计数时钟频率或多路选择器的面积也必然增大。因此预调节逻辑电路区间个数n和计数比较-延迟混合电路分辨位数m的选择需要在面积和功耗之间取折衷值。理论上n可以取任意值，但一般为硬件电路设计方便，区间数目n选取为2的指数倍，则计数比较-延迟混合电路分辨位数m也可相应确定。

预调节逻辑电路首先根据外部预调固定占空比命令信号的值选取稳态时占空比信号所在的区间，产生本区间相应的预调固定占空比，并且判断当前的输入占空比命令信号所要求生成的占空比大小与预调节生成的固定占空比的大小关系。如果当前要求产生的占空比值小于预调节产生的占空比，则最终输出的占空比信号为预调节逻辑电路产生的固定占空比；若当前要求产生的占空比值大于预调节产生的占空比，则后级的计数比较-延迟混合电路开始工作，其要产生的占空比大小为当前外部输入占空比命令信号值去除预调节部分产生的固定占空比后所对应的占空比值。预调节逻辑电路产生的占空比信号以及计数比较-延迟混合电路产生的脉冲信号共同作用于输出逻辑，产生最终的占空比信号。

本发明与常规的DPWM电路方案相比，在一个较小的范围内调节DPWM的精度，因此在达到同样分辨精度的情况下，可降低需要调节的分辨位数。同时占空比预调节的方式也可降低调制时间，提高瞬态响应速度。

本发明的优点及有益成果：

1)、用较少的资源实现较高的分辨精度，资源利用率高；

2)、快速得到所需占空比，瞬态响应性能较好；

3)、高频时钟分时工作，降低了电路动态功率损耗；

4)、电路结构简单，由标准门电路组成，易于实现且制备工艺简单。

附图说明

图1是基本的计数比较-延迟线混合型数字脉宽调制电路结构框图

图2是基本的计数比较-延迟线混合型数字脉宽调制电路关键信号时序图

图3是本发明的数字脉宽调制电路结构框图

图4是本发明的数字脉宽调制电路主要模块信号关系图

图5是本发明的数字脉宽调制电路中关键信号时序图

图6是本发明的数字脉宽调制电路预调分段区间和分辨精度示意图

图7是本发明的数字脉宽调制电路的预调节逻辑中分段逻辑示意图

图8是本发明的数字脉宽调制电路中门控时钟逻辑电路图

具体实施方式

用于可调输出数控电源中的高速低耗数字脉宽调制器，包括：计数比较-延迟混合电路1和输出逻辑电路2，所述的输出逻辑电路2包括第二比较器21、RS触发器22、第一选择器23及第二选择器24，所述第一选择器23的一个输入端与所述计数比较-延迟混合电路1的计数比较输出端连接，第一选择器23的输出端与RS触发器22的置位端S连接，RS触发器22的复位端R与所述计数比较-延迟混合电路1的延迟信号输出端连接，RS触发器22的输出端与第二选择器24的一个输入端连接，第二选择器24的另一个输入端上连接有有预调节逻辑电路3，所述的预调节逻辑电路3包括分频器31、选通器32、第二计数器33以及第三比较器34，所述分频器31的输入端用于输入时钟信号(clk)，分频器31的输出端与第二计数器33的输入端连接，第二计数器33的输出端与第三比较器34的B端连接，所述选通器32的输入端用于输入预调固定占空比命令信号(V_ref)，选通器32的输出端与第三比较器34的A端连接，第三比较器34的第一输出端与输出逻辑电路2中的第二选择器24的另一个输入端连接，第三比较器34的第二输出端连接有门控时钟逻辑电路4，当第三比较器34A端的数值大于B端的数值，则第三比较器34的第一输出端输出高电平，第三比较器34的第二输出端输出低电平，否则，第三比较器34的第一输出端输出低电平，第三比较器34的第二输出端输出高电平，所述第二比较器21的B端用于输入占空比高位控制命令，所述第二比较器21的A端与预调节逻辑电路3中的选通器32的输出端连接，当第二比较器21A端的数值大于B端的数值，则第二比较器21输出高电平，否则，第二比较器21输出低电平，并且，所述的第二比较器21输出信号作为第二选择器24的控制信号，当第二比较器21输出高电平时，第二选择器24输出第三比较器34的第一输出端信号，当第二比较器21输出低电平时，第二选择器24输出RS触发器22的输出信号，所述第一选择器23的另一个输入端与所述预调节逻辑电路3中第三比较器34的第一输出端连接，第一选择器23的控制端与所述预调节逻辑电路3中选通器32的输出端连接，当选通器32输出为全零时，第一选择器23输出所述计数比较-延迟混合电路1的计数比较输出端数据，当选通器32输出为非全零时，第一选择器23输出所述预调节逻辑电路3中第三比较器34的第一输出端的数据，所述门控时钟逻辑电路4的第一输入端与第三比较器34的第一输出端连接，门控时钟逻辑电路4的第二输入端与第三比较器34的第二输出端连接，门控时钟逻辑电路4的第三输入端用于输入时钟信号(clk)，并与所述分频器31的输入端连接，门控时钟逻辑电路4的输出端与所述计数比较-延迟混合电路1中的第一计数器11的时钟端连接。所述计数比较-延迟混合电路1包括第一计数器11、第一比较器12、延迟单元组13以及多路选择器14，所述第一计数器11的复位端与所述预调节逻辑电路3的第三比较器34的第一输出端相连，第一比较器12的A输入端与所述第一计数器11的输出端相连，第一比较器12的B输入端用于输入占空比低位控制命令，当第一比较器12A端的数值大于B端的数值，则第一比较器12输出高电平，否则，第一比较器12输出低电平，所述第一比较器12的输出端为计数比较-延迟混合电路1的计数比较输出端并与所述延迟单元组13的输入端连接，延迟单元组13的多路输出作为所述多路选择器14的多路输入，所述多路选择器14的选择端用于输入占空比最低位控制命令，多路选择器14的输出为计数比较-延迟混合电路1的延迟信号输出端。

下面结合附图及实例对本发明的电路结构、工作原理及过程作进一步说明。

参看图3、图4，本发明的用于数字控制开关电源中的高速低功耗数字脉宽调制器采用了分段预调节和混合型DPWM联合调制结构。利用预调节逻辑产生的固定占空比信号dn_fix和混合DPWM产生的精确差值占空比信号dn_diff的逻辑组合，得到最终所需的占空比信号dn。

假设对一个N＝9bits、输出占空比信号频率f_s=1MHz的常规计数比较-延迟混合型DPWM利用本发明的结构进行设计。外部控制信号V_ref[N-1:0]和占空比控制命令信号dn[N-1:0]都为9bits的二进制码输入，以V_ref[8:0]和dn[8:0]表示，输入范围为[9′b000000000，9′b111111111]。

根据预调节逻辑电路划分的区间个数n、计数比较-延迟混合电路分辨位数m，以及DPWM等效分辨率N之间的关系式：m＝N-log₂n，预调节模块分段区间取n=2³，混合DPWM分辨位数取m=6bits。将外部控制信号V_ref的可能取值分为8段，每一段都对应一个固定的最小占空比值

分段区间n与相应固定的最小占空比值

之间的对应关系见图6所示。表1给出了预调节逻辑电路中选通器输入输出对应关系。

表1、固定占空比值与输入基准的对应关系

假设外部控制信号V_ref[8:0]=9′b010100000，所属区间为[25%V,37.5%V)，此区间对应的固定最小占空比dn_fix3值为0.25，通过图7所示的由8个二选一选择器组成的选通器得到输出区间位置信号dn_situation=3′b 010。区间位置信号dn_situation与第二计数器生成的计数信号count2作为预调节电路中第三比较器的输入信号。第二计数器的计数时钟clk_count2是通过分频器分频得到，大小为n·f_s=8MHz。第三比较器判断dn_situation与count2的大小，当dn_situation＞count2时，第一输出端输出高电平，否则输出低电平，即为预调占空比信号dn_fix；当dn_situation＜count2时，第二输出端输出高电平，否则输出低电平，此信号作为时钟锁存逻辑的一路控制信号en2，送入门控时钟逻辑电路中。

时钟锁存逻辑的主要功能是根据锁存控制信号dn_fix和en2的状态，在需要时将高频输入时钟clk送入计数比较-延迟混合电路中，不需要此时钟时，将输入的高频时钟封锁，计数比较-延时混合电路中的第一计数器count1停止计数。也就是说在预调节逻辑电路输出的固定占空比信号dn_fix维持高电平期间，计数比较-延迟混合电路的第一计数器时钟端被封锁，计数比较-延迟混合电路不工作，可以有效的降低电路中的动态功率损耗。另外，第一计数器的复位信号也由dn_fix担当，当dn_fix为低电平时，对第一计数器进行复位。时钟锁存逻辑的电路图如图8所示。

假设系统稳定时需要的占空比Dn大小为0.32，预调节电路已经生成了0.25的占空比，那么余下的0.07的占空比值则要由后级的计数比较-延迟混合电路产生。此时时钟锁存逻辑将高频时钟送至第一计数器的时钟端，计数比较-延迟混合电路开始工作。计数比较-延迟线混合电路的工作过程与常规计数比较-延迟混合型DPWM一致。根据表1中区间位置信号dn_situation和外部控制信号V_ref[8:0]所在的区间信号可以看出，每个区间的区间位置信号dn_situation即为本区间所包含区间信号值的高位，本例中为高3位，也就是说，稳定占空比Dn也用9bits数值表示时，高3bits对应的占空比大小已由预调节电路产生，因此计数比较-延迟线混合电路处理的数据低6位。

但实际上计数比较-延迟线混合电路产生占空比的大小是由占空比控制命令dn[8:0]的数值确定的。占空比控制命令dn[8:0]值的大小与系统实时状态有关，并不是一直等于稳定占空比。因此对于dn[8:0]的处理分为两种情况。一种情况是dn[8:6]<dn_situation时，代表着当前系统给定的dn[8:0]值要小于稳定时需要的占空比值，也即由预调节逻辑电路产生的固定占空比dn_fix已经大于现阶段系统要求的占空比dn[8:0]，不需要计数比较-延迟线混合电路继续调整，此时第一计数器的时钟端被封锁，计数器不工作，保证计数比较-延迟线混合电路不工作，电路最终输出的占空比信号的大小只由预调节逻辑电路产生预调固定占空比dn_fix的大小决定。第二种情况是dn[8:6]≥dn_situation时，代表着当前系统要求产生的占空比大小dn[8:0]要大于由预调节逻辑电路产生的固定占空比dn_fix，此时计数比较-延迟线混合电路开始工作，对输入的占空比控制命令的低5位dn[5:0]进行处理，电路最终输出的占空比信号的大小由预调节逻辑电路生成的预调固定占空比和计数比较-延迟线混合电路产生的计数比较信号(粗调信号)dn_high、延迟信号(精调信号)dn_low共同确定。需要特别说明的是，dn[8:6]=dn_situation时，最终输出的占空比信号即为当前系统实际要求的占空比大小，而dn[8:6]dn_situation时，代表当前系统要求产生的占空比大小远大于稳定时需要的占空比值，预调固定占空比已经得到一个稳定占空比附近的占空比值，若按实际dn[8:0]产生，系统可能会发生过调节现象，因此此时只用输入占空比控制命令的地位进行调节，使得电路输出的占空比维持在稳定占空比附近。

按照上面分析，输出逻辑电路最终输出的占空比信号的大小是预调节逻辑电路产生预调固定占空比dn_fix和计数比较-延迟线混合电路产生的计数比较信号dn_high、延迟信号dn_low的逻辑组合，主要是对两种特殊情况下的输出占空比信号进行处理：

1)、当预调占空比输出dn_fix为全低时，即不用预调作用，直接由混合DPWM产生精确的占空比信号，此时RS触发器的置位端由混合DPWM中计数比较逻辑产生的粗调占空比信号dn_high控制；否则RS触发器的置位端由预调占空比输出信号dn_fix控制。

2)、在系统初始条件过程中，预调占空比输出dn_fix会大于此时要求的占空比命令信号，此时关断混合DPWM的精确调制，用预调模块产生的占空比信号进行快速调整。

它们之间的逻辑关系如表2所示。电路中关键信号的时序图参见附图5所示。

输出占空比信号dn可能有两种输出：预调节逻辑电路产生的预调固定占空比信号dn_fix或者RS触发器生成的dn_real信号，选择条件是判断区间位置信号dn_situation和输入的占空比控制命令高3位dn[8:6]的大小，当dn_situation>dn[8:6]时，输出预调固定占空比信号dn_fix，当dn_situation≤dn[8:6]时，输出RS触发器生成的dn_real信号。RS触发器的复位端由计数比较-延迟线混合电路中延迟线部分产生的延迟信号输出dn_low触发，RS触发器的置位端是第一选择器的输出，当预调占空比输出dn_fix为0时，由计数比较-延迟线混合电路中计数比较信号dn_high作为RS触发器的置位信号；否则由预调占空比输出dn_fix作为置位信号。

表2、输出占空比dn及中间信号dn_real的逻辑对应关系

Claims (2)

1.一种用于可调输出数控电源中的高速低耗数字脉宽调制器，包括：计数比较-延迟混合电路(1)和输出逻辑电路(2)，其特征是，所述的输出逻辑电路(2)包括第二比较器(21)、RS触发器(22)、第一选择器(23)及第二选择器(24)，所述第一选择器(23)的一个输入端与所述计数比较-延迟混合电路(1)的计数比较输出端连接，第一选择器(23)的输出端与RS触发器(22)的置位端S连接，RS触发器(22)的复位端R与所述计数比较-延迟混合电路(1)的延迟信号输出端连接，RS触发器(22)的输出端与第二选择器(24)的一个输入端连接，第二选择器(24)的另一个输入端上连接有预调节逻辑电路(3)，所述的预调节逻辑电路(3)包括分频器(31)、选通器(32)、第二计数器(33)以及第三比较器(34)，所述分频器(31)的输入端用于输入时钟信号(clk)，分频器(31)的输出端与第二计数器(33)的输入端连接，第二计数器(33)的输出端与第三比较器(34)的B端连接，所述选通器(32)的输入端用于输入预调固定占空比命令信号(V_ref)，选通器(32)的输出端与第三比较器(34)的A端连接，第三比较器(34)的第一输出端与输出逻辑电路(2)中的第二选择器(24)所述的另一个输入端连接，第三比较器(34)的第二输出端连接有门控时钟逻辑电路(4)，当第三比较器(34)A端的数值大于B端的数值，则第三比较器(34)的第一输出端输出高电平，第三比较器(34)的第二输出端输出低电平，否则，第三比较器(34)的第一输出端输出低电平，第三比较器(34)的第二输出端输出高电平，所述第二比较器(21)的B端用于输入占空比高位控制命令，所述第二比较器(21)的A端与预调节逻辑电路(3)中的选通器(32)的输出端连接，当第二比较器(21)A端的数值大于B端的数值，则第二比较器(21)输出高电平，否则，第二比较器(21)输出低电平，并且，所述的第二比较器(21)输出信号作为第二选择器(24)的控制信号，当第二比较器(21)输出高电平时，第二选择器(24)输出第三比较器(34)的第一输出端信号，当第二比较器(21)输出低电平时，第二选择器(24)输出RS触发器(22)的输出信号，所述第一选择器(23)的另一个输入端与所述预调节逻辑电路(3)中第三比较器(34)的第一输出端连接，第一选择器(23)的控制端与所述预调节逻辑电路(3)中选通器(32)的输出端连接，当选通器(32)输出为全零时，第一选择器(23)输出所述计数比较-延迟混合电路(1)的计数比较输出端数据，当选通器(32)输出为非全零时，第一选择器(23)输出所述预调节逻辑电路(3)中第三比较器(34)的第一输出端的数据，所述门控时钟逻辑电路(4)的第一输入端与第三比较器(34)的第一输出端连接，门控时钟逻辑电路(4)的第二输入端与第三比较器(34)的第二输出端连接，门控时钟逻辑电路(4)的第三输入端用于输入时钟信号(clk)，并与所述分频器(31)的输入端连接，门控时钟逻辑电路(4)的输出端与所述计数比较-延迟混合电路(1)中的第一计数器(11)的时钟端连接。

2.根据权利要求1所述的用于可调输出数控电源中的高速低耗数字脉宽调制器，其特征在于，所述计数比较-延迟混合电路(1)包括第一计数器(11)、第一比较器(12)、延迟单元组(13)以及多路选择器(14)，所述第一计数器(11)的复位端与所述预调节逻辑电路(3)的第三比较器(34)的第一输出端相连，第一比较器(12)的A输入端与所述第一计数器(11)的输出端相连，第一比较器(12)的B输入端用于输入占空比低位控制命令，当第一比较器(12)A端的数值大于B端的数值，则第一比较器(12)输出高电平，否则，第一比较器(12)输出低电平，所述第一比较器(12)的输出端为计数比较-延迟混合电路(1)的计数比较输出端并与所述延迟单元组(13)的输入端连接，延迟单元组(13)的多路输出信号作为所述多路选择器(14)的多路输入，所述多路选择器(14)的选择端用于输入占空比最低位控制命令，多路选择器(14)的输出为计数比较-延迟混合电路(1)的延迟信号输出端。

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