TWI652902B - 正交時脈發生裝置和通訊系統發送器 - Google Patents

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Abstract

本發明提供了一種正交時脈信號發生裝置和通訊系統發送器。所述正交時脈發生裝置與產生輸入時脈信號和反向輸入時脈信號的本地振盪器耦接，包括小數分頻電路和正交信號發生電路。小數分頻電路用於接收輸入時脈信號和反向輸入時脈信號，根據小數分頻參數對輸入時脈信號和反向輸入時脈信號執行頻率劃分，產生分頻時脈信號。正交信號發生電路與小數分頻電路和本地振盪器耦接，接收輸入時脈信號、反向輸入時脈信號和分頻時脈信號，以產生多個正交時脈信號。通過本發明可以產生具有正交相位的多個正交時脈信號，並且實現低功率消耗。

Description

正交時脈發生裝置和通訊系統發送器
本發明涉及時脈信號發生器，特別是涉及一種正交時脈信號發生裝置和通訊系統發送器。
通常來說，傳統的本地振盪器信號發生器通過採用振盪器產生時脈信號和反向時脈信號、使用相位發生器來產生具有不用相位的時脈信號、並最終使用相位選擇電路來選擇具有合適相位的時脈信號作為其輸出信號，從而產生正交時脈信號。然而，所產生的具有不同相位的時脈信號對應很高的頻率，這就需要電路元件在更高的頻率工作並且不可避免地增加了功率消耗。此外，更容易引入信號延遲失配(delay mismatch)的問題。並且，傳統本地振盪器信號發生器中的定時電路(timing circuit)需要在特定的頻率範圍內工作，而當傳統的相位選擇電路用在角變化(corner variation)時，要保證定時電路的功能十分困難。例如，如果此定時電路的工作率/頻率未落在與0.75倍TCK至1倍TCK對應的頻率範圍時，定時電路的功能將極大地受到影響，其中TCK是指本地振盪器產生的時脈信號的週期。
此外，另一種傳統技術方案可採用校準機制來獲取極好的雜散性能(spur performance)，但是同樣也有類似的問題，即功率消耗較高，且難以保證定時電路的功能。並且，此傳統技術方案並不能產生和提供正交信號輸出。
另外，對於物聯網(Internet of things，IoT)應用，例如藍牙系 統，為了避免源自功率放大器的信號牽引(signal pulling)，需要設計或配置本地振盪器產生的輸出信號的頻率，使其不等於輸入到本地混頻器中的本地時脈信號的整數倍。然而，傳統的具有小數分頻器(fractional divider)的時脈信號發生器不可避免地要比傳統的具有整數分頻器的時脈信號發生器消耗更多的功率，而對於這些物聯網應用，低功率消耗是必要的條件。
因此，本發明提供了一種正交時脈信號發生裝置和通訊系統發送器，以此解決上述問題。
本發明提供了一種正交時脈發生裝置，與產生輸入時脈信號和反向輸入時脈信號的本地振盪器耦接，所述正交時脈發生裝置包括小數分頻電路和正交信號發生電路。其中小數分頻電路用於接收所述輸入時脈信號和所述反向輸入時脈信號，並且根據小數分頻參數對所述輸入時脈信號和所述反向輸入時脈信號執行頻率劃分，來產生分頻時脈信號。正交信號發生電路與所述小數分頻電路和所述本地振盪器耦接，用於接收所述輸入時脈信號、所述反向輸入時脈信號和所述分頻時脈信號，以產生多個正交時脈信號。
本發明還提供了一種通訊系統發送器，包括如上所述的正交時脈發生裝置、混頻器、帶通濾波器和功率放大器。其中混頻器與所述正交時脈發生裝置連接，用於根據所述多個正交時脈信號對基帶信號執行上變頻，以產生上變頻信號；帶通濾波器與所述混頻器連接，用於對所述上變頻信號執行帶通濾波；以及功率放大器與所述帶通濾波器連接，用於通過功率增益控制所述上變頻信號的功率，從而通過所述通訊系統發送器的天線電路將所述上變頻信號發送至空中。
本發明通過使用小數分頻電路，根據小數分頻參數來產生分頻時脈 信號，並使用正交信號發生電路，從而可以產生正交時脈信號。因此，本發明可以產生具有正交相位的多個正交時脈信號，並且實現低功率消耗。
在結合附圖閱讀本發明的實施例的以下詳細描述之後，本發明的各種目的、特徵和優點將是顯而易見的。然而，這裡使用的附圖僅以解釋說明為目的，而不應被視為本發明的限制。
100‧‧‧通訊系統發送器
105‧‧‧本地振盪器
110‧‧‧正交時脈發生裝置
115‧‧‧混頻器
120‧‧‧帶通濾波器
125‧‧‧功率放大器
130‧‧‧天線電路
1101‧‧‧小數分頻電路
1102‧‧‧正交信號發生電路
1103‧‧‧鎖存電路
1104‧‧‧分頻器
1105‧‧‧多工器電路
1106‧‧‧粗調電路
1106A-1106D‧‧‧正反器
1107‧‧‧細調電路
1107A-1107D‧‧‧延遲線
1108‧‧‧校準電路
在流覽了下文的具體實施方式和相應的附圖後，本領域具有通常知識者將更容易理解上述本發明的目的和優點。
第1圖是根據本發明實施例的通訊系統發送器的示意圖。
第2圖是如第1圖中所示的正交時脈發生裝置的實施例的示意圖。
第3圖是示出了信號CK、CKB、S1、S2和FDCK波形的示例的示意圖。
第4圖是示出了如第2圖所示的雙邊沿正反器的實施例以及信號CK、FDCK、SOUT1、SOUT2、SOUT3和SOUT4波形的例子的示意圖。
第5圖是如第2圖所示的分頻器的實施例的電路圖以及信號CK、CKB、S1和S2相應的波形。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可能會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的『包含』是開放式的用語，故應解釋成『包含 但不限定於』。此外，『耦接』一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1圖是根據本發明實施例的通訊系統發送器100的示意圖。發送器100包括本地振盪器(local oscillator)105、正交時脈發生(quadrature clock generating)裝置110、混頻器115、帶通濾波器BPF 120、功率放大器PA 125以及天線電路130。本地振盪器105，例如電壓控制振盪器(voltage-controlled oscillator，VCO)，用於產生輸入時脈信號CK以及反向輸入時脈信號CKB。正交時脈發生裝置110與本地振盪器105連接，用於產生具有90°相位差的四個正交時脈信號SI、SQ、SIB和SQB。混頻器115與正交時脈發生裝置110連接，用於根據四個正交時脈信號SI、SQ、SIB和SQB對基帶信號(資料信號)SBB執行上變頻(up-conversion)，以產生上變頻信號(up-converted signal)SUC。帶通濾波器120與混頻器115連接，用於對上變頻信號SUC執行帶通濾波。功率放大器125與帶通濾波器120連接，用於使用功率增益值控制上變頻信號SUC的功率，從而通過通訊系統發送器100的天線電路130將上變頻信號SUC發送到空中。需要注意，在一些特殊的應用中(例如，藍牙系統)，發送器100的本地振盪器105產生的振盪頻率可以是正交時脈發生裝置110產生的四個正交時脈信號SI、SQ、SIB和SQB的非整數倍數，從而避免功率放大器125的回饋造成的頻率牽引(frequency pulling)。此外，為了實現低功率消耗的性能要求，正交時脈發生裝置110通過根據小數分頻參數(fractional dividing parameter)(例如，2.5)對振盪頻率(例如，6GHz)進行頻率劃分，以此來產生下變頻頻率，例如2.4GHz，然後根據下變頻頻率產生具有正交相位的四個正交時脈信號SI、SQ、SIB和SQB，從而實現產生具有不同相位的四個時脈信號SI、SQ、SIB和SQB的過程。與傳統方案相比，通訊系統發送器100可避免產生頻率牽引，實現低功率消 耗，並且能產生四個正交時脈信號SI、SQ、SIB和SQB並向混頻器115輸出。
如第1圖所示，在實際應用中，正交時脈發生裝置110包括小數分頻電路1101和正交信號發生電路1102。小數分頻電路1101與本地振盪器105耦接，用於接收輸入時脈信號CK和反向輸入時脈信號CKB，並根據小數分頻參數(例如，2.5)對輸入時脈信號CK和反向輸入時脈信號CKB執行頻率劃分，從而產生分頻時脈信號(frequency-divided clock signal)FDCK，其中，分頻時脈信號FDCK的頻率(例如，2.4GHz)低於輸入時脈信號CK的頻率(例如，6GHz)。正交信號發生電路1102與小數分頻電路1101以及本地振盪器105耦接，用於接收分頻時脈信號FDCK、輸入時脈信號CK以及反向輸入時脈信號CKB，並且根據信號FDCK、CK和CKB產生四個正交時脈信號SI、SQ、SIB和SQB。正交信號發生電路1102根據輸入時脈信號CK和反向輸入時脈信號CKB，對分頻時脈信號FDCK的相位延遲不同的相位偏移，來產生四個正交時脈信號SI、SQ、SIB和SQB。
第2圖是如第1圖中所示的正交時脈發生裝置110的實施例的示意圖。小數分頻電路1101(例如，小數分頻參數為2.5的小數分頻器)包括鎖存電路1103、具有整數分頻參數N的分頻器1104以及多工器電路1105。在一實施例中，分頻器1104的整數分頻參數N可以為5，這並不是本發明範圍的限制條件。鎖存電路1103用於鎖存輸入時脈信號CK和反向輸入時脈信號CKB，可以包括例如兩個反向器，每個反向器的輸入端與另一個反向器的輸出端連接。輸入時脈信號CK和反向輸入時脈信號CKB分別連接至兩個反向器的兩個輸出端。相應地，鎖存電路1103可用於將輸入時脈信號CK和反向輸入時脈信號CKB實際保持在兩個相反的相位。事實上，這保證了由本地振盪器105產生的時脈信號CK和CKB之間的相位差等於180°。然而，需要注意的是，鎖存電路1103是可選的，在另一實施例中，小數分頻電路1101可不包括鎖存電路1103。
分頻器1104用於接收輸入時脈信號CK和反向輸入時脈信號CKB，以對 輸入時脈信號CK和反向輸入時脈信號CKB執行整數頻率劃分，從而分別產生第一選擇信號S1和第二選擇信號S2。多工器電路1105與分頻器1104耦接，用於根據第一選擇信號S1和第二選擇信號S2選擇性地輸出輸入時脈信號CK的一個脈衝或者反向輸入時脈信號CKB的一個脈衝，從而形成並產生分頻時脈信號FDCK的脈衝，用來產生分頻時脈信號FDCK。
請結合第3圖參閱第2圖。第3圖是示出了信號CK、CKB、S1、S2和FDCK波形的示例的示意圖。例如，時脈信號CK和CKB的頻率等於6GHz，且生成的分頻時脈信號FDCK的頻率等於2.4GHz。分頻器1104用於使用等於5的整數分頻因數/參數對輸入時脈信號CK執行頻率劃分，以產生第一選擇信號S1，並且使用等於5的整數分頻因數/參數對反向輸入時脈信號CKB執行頻率劃分，以產生第二選擇信號S2。如第3圖所示，S1/S2表示第一選擇信號S1和第二選擇信號S2的正向脈衝的出現時間；TCK表示時脈信號CK和CKB的週期。分頻器1104用於在輸入時脈信號CK的每五個連續脈衝產生第一選擇信號S1的一個脈衝，以形成選擇信號S1。此外，分頻器1104用於在反向輸入時脈信號CKB的每五個連續脈衝產生第二選擇信號S2的一個脈衝，以形成第二選擇信號S2。由分頻器1104產生的第一和第二選擇信號S1和S2然後被輸出至多工器電路1105。需要注意，第一選擇信號S1和第二選擇信號S2的脈衝寬度可以被設計為寬於時脈信號CK和CKB。
如果第一選擇信號S1處於高邏輯電平，則多工器電路1105用於選擇並輸出輸入時脈信號CK的一個脈衝，如果第二選擇信號S2處於高邏輯電平，則多工器電路1105用於輸出反向輸入時脈信號CKB的一個脈衝。如第3圖所示，分頻時脈信號FDCK根據多工器電路1105輸出的脈衝而形成，而由於生成的分頻時脈信號FDCK相當於包括時脈信號CK的每兩個半脈衝中一個脈衝，並且時脈信號CK包括6GHz的頻率，因此分頻時脈信號FDCK的頻率等於2.4GHz。分頻時脈信號FDCK被輸出至正交信號發生電路1102。
如第2圖所示的正交信號發生電路1102包括雙邊沿正反器(double edge flip-flop circuit)1106和延遲線電路(delay line circuit)1107。雙邊沿正反器1106作為粗調電路，用於以不同的相位偏移來粗略地(coarsely)調整分頻時脈信號FDCK的相位，從而產生多個粗調延遲時脈信號SOUT1、SOUT2、SOUT3和SOUT4，其中分頻時脈信號FDCK的相位被相繼延遲輸入時脈信號CK的半個週期，以此來分別產生信號SOUT1、SOUT2、SOUT3和SOUT4。在實際情況下，雙邊沿正反器1106包括用於接收分頻時脈信號FDCK的資料輸入端，並且由輸入時脈信號CK和反向輸入時脈信號CKB觸發，以粗略地延遲分頻時脈信號FDCK的相位，從而產生四個延遲信號。延遲線電路1107作為細調電路，用於對粗調延遲時脈信號SOUT1、SOUT2、SOUT3和SOUT4的相位分別進行精細地延遲，從而產生正交時脈信號SI、SQ、SIB和SQB。延遲線電路1107包括多個延遲線，每個延遲線包括多個串聯的延遲單元(delay cell/unit)，且延遲線電路1107用於精細地延遲上述四個延遲信號，從而產生四個正交時脈信號SI、SQ、SIB和SQB。
第4圖示出了如第2圖所示雙邊沿正反器1106的實施例以及信號CK、FDCK、SOUT1、SOUT2、SOUT3和SOUT4的波形的示例的示意圖。如第4圖所示，雙邊沿正反器1106包括串聯的多個雙邊沿正反器(double edge flip-flop)1106A至1106D。雙邊沿正反器1106A至1106D被時脈信號CK和CKB的上升沿交替觸發，從而分別產生四個粗調延遲信號SOUT1、SOUT2、SOUT3和SOUT4。雙邊沿正反器1106A至1106D中的每一個均被時脈信號CK的上升沿和反向時脈信號CKB的上升沿所觸發。雙邊沿正反器1106A用於將時脈信號FDCK的相位延遲時脈信號CK的半個週期，以而產生信號SOUT1。雙邊沿正反器1106B用於將信號SOUT1的相位延遲時脈信號CK的半個週期，以產生信號SOUT2。雙邊沿正反器1106C用於將時脈信號SOUT2的相位延遲時脈信號CK的半個週期，以產生信號SOUT3。雙邊沿正反器1106D用於將信號SOUT3的相位延遲時脈信號CK的半個週期，以產生信號SOUT4。 因此，信號SOUT1通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的一半而產生，而信號SOUT2通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的一倍而產生，而信號SOUT3通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的1.5倍而產生，而信號SOUT4通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的兩倍而產生。四個延遲信號SOUT1、SOUT2、SOUT3和SOUT4的相位由延遲線電路1107進一步精細地延遲(或調整)，從而產生四個正交時脈信號SI、SQ、SIB和SQB。
延遲線電路1107包括四個延遲線1107A至1107D以及校準電路1108，其中每個延遲線包括至少四個串聯連接的且具有相同延遲時間的延遲單元(delay cell/unit)。例如，如第2圖所示，每個延遲線可以包括五個串聯的、具有相同延遲時間的延遲單元。四個延遲線1107A至1107D的第一延遲單元的輸入端分別接收雙邊沿正反器1106的輸出信號SOUT1、SOUT2、SOUT3和SOUT4，以產生相應的延遲信號作為其輸出。四個延遲線1107A至1107D的第二延遲單元的輸入端分別接收各第一延遲單元的輸出，以產生相應的延遲信號作為其輸出。四個延遲線1107A至1107D的第三延遲單元的輸入端分別接收各第二延遲單元的輸出，以產生相應的延遲信號作為其輸出。四個延遲線1107A至1107D的第四延遲單元的輸入端分別接收各第三延遲單元的輸出，以產生相應的延遲信號作為其輸出。四個延遲線1107A至1107D的第五延遲單元的輸入端分別接收各第四延遲單元的輸出，以產生相應的延遲信號作為其輸出。校準電路1108的輸入端與延遲線1107C的第五延遲單元的輸出信號連接，校準電路1108的輸出端連接在延遲線1107D的第一和第二延遲單元之間，用來對延遲線1107C的第五延遲單元的輸出端的信號及延遲線1107D的第一延遲單元的輸出端的信號進行校準並執行相位對齊。延遲線電路1107用於將延遲線1107A的第一延遲單元的輸出信號作為時脈信號SI輸出，將延遲線1107B的第二延遲單元的輸出信號作為時脈信號SQ輸 出，將延遲線1107C的第三延遲單元的輸出信號作為時脈信號SIB輸出，以及將延遲線1107D的第四延遲單元的輸出信號作為時脈信號SQB輸出。每個延遲單元用於提供相當於時脈信號CK的週期TCK的八分之一的延遲。因此，在這個例子中，信號SI通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的八分之五而產生。信號SQ通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的一又八分之二倍而產生。信號SIB通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的一又八分之七倍而產生。信號SQB通過將分頻時脈信號FDCK延遲時脈信號CK的週期TCK的二又八分之四倍而產生。由於分頻時脈信號FDCK的週期等於時脈信號CK的週期TCK的2.5倍，因此以上信號SI、SQ、SIB和SQB為具有90°相位差的正交信號。
此外，在另一實施例中，分頻參數為5的分頻器1104可通過使用多個正反器(例如，D型正反器(D-type flip-flop，DFF)，但不限於此)和邏輯閘來實現。第5圖是如第2圖所示的分頻器1104的實施例的電路圖以及信號CK、CKB、S1和S2相應的波形。分頻器1104包括第一及閘AND1、第一正反器D1、第二正反器D2、第三正反器D3、第二及閘AND2、第四正反器D4、第五正反器D5以及反或閘NOR1。第一正反器D1包括連接至第一及閘AND1的輸出端的資料輸入端D、由輸入時脈信號CK觸發的時脈輸入端和資料輸出端。第二正反器D2包括連接至第一正反器D1的資料輸出端的資料輸入端D、由輸入時脈信號CK觸發的時脈輸入端和資料輸出端。第三正反器D3包括連接至第二正反器D2的資料輸出端的資料輸入端D、由輸入時脈信號CK觸發的時脈輸入端和資料輸出端。第一及閘AND1的兩個輸入端連接至第二正反器D2的資料輸出端以及第三正反器D3的資料輸出端。第二及閘AND2的兩個輸入端連接至第一正反器D1的資料輸出端以及第三正反器D3的資料輸出端，用於產生第二選擇信號S2。第四正反器D4包括連接至第一正反器D1的資料輸出端的資料輸入端D、由反向輸入時脈信號觸發的時脈輸入端以及資料輸出端。第五正反器D5包括連接至第二正反器D2的資料輸出端的資 料輸入端D、由反向輸入時脈信號觸發的時脈輸入端以及資料輸出端。反或閘NOR1的兩個輸入端連接至第四正反器D4的資料輸出端和第五正反器D5的資料輸出端，用於產生第一選擇信號S1。
如信號CK、CKB、S1和S2的波形所示，當選擇信號S1處於脈衝SP1或者SP2時，第2圖中的多工器電路1105可用於輸出輸入時脈信號CK的脈衝P1或者P2，以形成分頻時脈信號FDCK的脈衝。當選擇信號S2處於脈衝SP3時，多工器1105可用於輸出反向輸入時脈信號CKB的脈衝P3，以形成分頻時脈信號FDCK的脈衝。因此，為了正確地產生信號FDCK的脈衝，僅僅需要將分頻器1104和多工器電路1105的電路元件的工作頻率/工作率設計為高於信號CK的頻率的兩倍。一些傳統方案需要將傳統電路元件的工作頻率/工作率設計在特定範圍內，例如，對應0.75倍TCK至一倍TCK之間的頻率範圍，與之對比，將更容易實施具有對應0至0.5倍TCK的頻率範圍的分頻器1104，這是因為設計者僅需要將分頻器1104的工作頻率/工作率設置為高於對應週期TCK的時脈頻率的兩倍。這有效地解決了角變化所帶來的問題。
本領域具有通常知識者將容易理解，可以在保留本發明的原理的同時實現裝置和方法的許多修改和變型。因此，上述公開內容應被解釋為僅由所附申請專利範圍的範圍和限制來限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (9)

  1. 一種正交時脈發生裝置，與產生輸入時脈信號和反向輸入時脈信號的本地振盪器耦接，所述正交時脈發生裝置包括：小數分頻電路，用於接收所述輸入時脈信號和所述反向輸入時脈信號，並且根據小數分頻參數對所述輸入時脈信號和所述反向輸入時脈信號執行頻率劃分，來產生分頻時脈信號；以及正交信號發生電路，與所述小數分頻電路和所述本地振盪器耦接，用於接收所述輸入時脈信號、所述反向輸入時脈信號和所述分頻時脈信號，以產生多個正交時脈信號，其中所述小數分頻電路包括：具有整數分頻參數的分頻器，所述整數分頻參數是所述小數分頻參數的倍數，所述分頻器用於接收所述輸入時脈信號和所述反向輸入時脈信號，以對所述輸入時脈信號和所述反向輸入時脈信號執行整數頻率劃分，從而分別產生第一選擇信號和第二選擇信號；以及多工器電路，與所述分頻器耦接，用於根據所述第一選擇信號和所述第二選擇信號，選擇性地輸出所述輸入時脈信號的一個脈衝或者所述反向輸入時脈信號的一個脈衝，從而產生所述分頻時脈信號的脈衝。
  2. 如申請專利範圍第1項所述的正交時脈發生裝置，其中所述正交信號發生電路用於：根據所述輸入時脈信號和所述反向輸入時脈信號，將所述分頻時脈信號的相位延遲不同的相位偏移，從而產生所述正交時脈信號。
  3. 如申請專利範圍第1項所述的正交時脈發生裝置，其中所述分頻器包括：第一及閘；第一正反器，包括連接至所述第一及閘的輸出端的資料輸入端、由所述輸 入時脈信號觸發的時脈輸入端，以及資料輸出端；第二正反器，包括連接至所述第一正反器的所述資料輸出端的資料輸入端、由所述輸入時脈信號觸發的時脈輸入端，以及資料輸出端；第三正反器，包括連接至所述第二正反器的所述資料輸出端的資料輸入端、由所述輸入時脈信號觸發的時脈輸入端，以及資料輸出端；所述第一及閘的兩個輸出端連接至所述第二正反器的所述資料輸出端以及所述第三正反器的所述資料輸出端；第二及閘，包括連接至所述第一正反器的所述資料輸出端以及所述第三正反器的所述資料輸出端的兩個輸入端，用來產生所述第二選擇信號；第四正反器，包括連接至所述第一正反器的所述資料輸出端的資料輸入端、由所述反向輸入時脈信號觸發的時脈輸入端，以及資料輸出端；第五正反器，包括連接至所述第二正反器的所述資料輸出端的資料輸入端、由所述反向輸入時脈信號觸發的時脈輸入端，以及資料輸出端；以及反或閘，包括連接至所述第四正反器的所述資料輸出端以及所述第五正反器的所述資料輸出端的兩個輸入端，用於產生所述第一選擇信號。
  4. 如申請專利範圍第1項所述的正交時脈發生裝置，其中所述小數分頻電路還包括：鎖存電路，耦接在所述本地振盪器和所述分頻器之間，包括兩個反向器，在所述兩個反向器之間的第一端用於接收所述輸入時脈信號以及在所述兩個反向器之間的第二端用於接收所述反向輸入時脈信號，其中，所述兩個反向器中的每一個反向器的輸入端連接至另一個反向器的輸出端。
  5. 如申請專利範圍第1項所述的正交時脈發生裝置，其中所述正交信號發生電路包括：第一調整電路，用於以不同的相位偏移粗略地調節所述分頻時脈信號的相 位，以產生多個第一延遲時脈信號；以及第二調整電路，與所述第一調整電路耦接，用於對所述第一延遲時脈信號的相位進行精細地延遲，以分別產生所述正交時脈信號。
  6. 如申請專利範圍第5項所述的正交時脈發生裝置，其中所述分頻時脈信號的相位被相繼延遲所述輸入時脈信號的週期的一半，以分別產生所述多個第一延遲時脈信號。
  7. 如申請專利範圍第6項所述的正交時脈發生裝置，其中所述第一調整電路是雙邊沿正反器，所述雙邊沿正反器包括多個串聯的雙邊沿正反器，以分別產生所述多個第一延遲時脈信號，每個所述雙邊沿正反器的時脈輸入端由所述輸入時脈信號的上升沿和所述反向輸入時脈信號的上升沿觸發。
  8. 如申請專利範圍第5項所述的正交時脈發生裝置，其中所述第二調整電路包括多個延遲線，每個所述延遲線包括多個串聯的延遲單元；每個所述延遲單元用於接收輸入信號，且用於使得所述輸入信號延遲所述輸入時脈信號的所述週期的八分之一。
  9. 一種通訊系統發送器，包括：如申請專利範圍1至8任一項所述的正交時脈發生裝置；混頻器，與所述正交時脈發生裝置連接，用於根據所述多個正交時脈信號對基帶信號執行上變頻，以產生上變頻信號；帶通濾波器，與所述混頻器連接，用於對所述上變頻信號執行帶通濾波；以及功率放大器，與所述帶通濾波器連接，用於通過功率增益控制所述上變頻信號的功率，從而通過所述通訊系統發送器的天線電路將所述上變頻信號發送至空中。
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