JP2017508319A

JP2017508319A - 遅延ロック・ループを使用した局部発振器信号生成

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Publication number: JP2017508319A
Application number: JP2016540546A
Authority: JP
Inventors: テッロビティス、エンマノウイル
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Current assignee: Qualcomm Inc
Priority date: 2013-12-20
Filing date: 2014-12-12
Publication date: 2017-03-23
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Abstract

ＶＣＯプリングに比較的影響を受け得ない方式で、複数の位相遅延信号を生成するクロック生成回路が、開示される。クロック生成回路は、発振信号を生成するための回路、発振信号の周波数の１／（ｎ＋０．５）倍に等しい周波数を有するＲＦ信号を生成する周波数分周器、ここにおいて、ｎは、１以上の整数値であり、ｎ＋０．５は、非整数値であり、複数の局部発振器信号を生成するためのＤＬＬ回路、ここにおいて、局部発振器信号は、互いに関して位相遅延される、を含み得る。

Description

[0001]本実施形態は、一般に発振器信号に関連し、特に、遅延ロック・ループを使用して局部発振器信号を生成することに関連する。

[0002]無線のための周波数プランニングは、例えば、電圧制御発振器（ＶＣＯ）の出力周波数、局部発振器（ＬＯ）信号の周波数及び／又は生成方式、無線の信号経路中の１つ又は複数の中間周波数（ＩＦ）、等々を含む様々な信号周波数の選択及び使用を参照し得る。ダイレクト・サンプリング受信機は、受信された信号をダウンコンバートすることなく受信された信号をサンプルする。対照的に、ダイレクト・コンバージョン受信機は、同相（Ｉ）及び直角移相（Ｑ）の信号を生成するために受信された信号をダウン・コンバートする（例えば、無線周波数（ＲＦ）からベースバンド周波数へ）ためにＬＯ信号を使用し、その後、ベースバンド周波数においてＩ及びＱ信号をサンプルする。受信された信号をダウン・コンバートすることは、より低い周波数サンプリング・クロック（ダイレクト・サンプリング受信機と比較すると）を可能にするが、局部発振器ノイズ及び／又はＩ／Ｑ不整合に起因する信号障害を導入する。

[0003]ＶＣＯは、受信機においては、ダウン・コンバージョンのための、及び関連付けられた送信機においては、アップ・コンバージョンのためのＬＯ信号を生成するために使用され得る。ＶＣＯ周波数が、ＲＦ周波数に等しい、又は、ＲＦ周波数の整数の倍数である場合、ダイレクト・コンバージョン送受信機は、ＶＣＯプリングしがちであり得る。したがって、ＶＣＯプリングを最小化する方式でＬＯ信号を生成することが望ましい。さらに、ＶＣＯプリングを最小化する方式でＬＯ信号の多数の位相を生成することも望ましい。

[0004]この発明の概要は、発明を実施するための形態において以下にさらに説明される概念のセレクションを簡略化された形態で紹介するために提供される。この発明の概要は、本願の主題の重要な特徴または本質的な特徴を特定するように意図されておらず、本願の主題の範囲を限定するようにも意図されていない。
[0005]ＶＣＯプリングに比較的影響を受けない方式で、複数の位相遅延された信号を生成する動作のためのクロック生成回路及び方法が開示される。いくつかの実施形態について、ＶＣＯプリングは、発振信号の非整数比である周波数を有する局部発振器基準信号に応答して、遅延ロック・ループ（ＤＬＬ）回路を使用して複数の位相遅延された局部発振器信号を生成することによって、最小化され得る。少なくとも１つの実施形態について、クロック生成回路は、電圧制御発振器（ＶＣＯ）、周波数分周器、及びＤＬＬ回路を含む。ＶＣＯは、周波数を有する発振信号を生成し得る。ＶＣＯに結合された、周波数分周器は、発振信号の周波数の１／（ｎ＋０．５）倍に等しい周波数を有する局部発振器基準信号を生成し得、ここにおいて、ｎは、１以上の整数値であり、（ｎ＋０．５）は、非整数値である。局部発振器基準信号を受け取るための入力を含む、ＤＬＬ回路は、複数の局部発振器信号位相を与えるための複数の出力を含み、ここにおいて、局部発振器信号位相は、互いに関して位相遅延される。例示的な実施形態について、ＤＬＬ回路は、発振信号の期間の４分の１によって、以前の局部発振器信号位相に関して、各々位相遅延される４つの局部発振器信号位相を生成し得る。

[0006]少なくとも１つの実施形態について、周波数分周器は、ｎの値を示す制御信号を受け取るための制御端子を含み得る。この方式において、ｎの値、及び従って発振信号及び局部発振器基準信号との間の周波数関係（及び従って発振信号と局部発振器信号位相の間の周波数関係）は、動的に修正され得る。

[0007]いくつかの実施形態について、ＤＬＬ回路は、位相及び周波数検出器、チャージ・ポンプ、及び遅延線を含み得る。位相及び周波数検出器は、基準信号及びフィードバック信号を受け取るための入力を含み得、基準信号及びフィードバック信号の間の位相差を示す制御信号を生成し得る。位相及び周波数検出器に結合された、チャージ・ポンプは、制御信号に応答して制御電圧を生成し得る。局部発振器基準信号（又は代替的に発振信号）を受け取るための第１の入力及び制御電圧を受け取るための第２の入力を含む、遅延線は、ＤＬＬ回路の基準信号及びフィードバック信号、複数の局部発振器信号位相が導出され得る複数のＤＬＬ出力位相を生成し得る。少なくとも１つの実施形態について、遅延線は、それぞれＤＬＬ回路のフィードバック信号及び基準信号を生成するための、お互いから分離された、第１及び第２の信号経路を含み得る。さらに、遅延線は、複数の局部発振器信号位相を与える複数の直列接続された遅延要素を含み得る。

[0008]本実施形態は、例の目的で例証され、添付図面の図によって限定されることを意図されていない。

［0009］図１は、本実施形態が実装され得るダイレクト・コンバージョン送信機のブロック図である。 [0010]図２Ａは、いくつかの実施形態による、クロック生成回路のブロック図である。 [0011]図２Ｂは、図２Ａのクロック生成回路によって生成される４つの局部発振器信号位相の例示的なタイミング図を示す。 [0012]図３Ａは、他の実施形態による、クロック生成回路のブロック図を示す。 [0013]図３Ｂは、図３Ａのクロック生成回路に関連する局部発振器基準信号及びＶＣＯ信号の相対位相の例示的なタイミング図を示す。 [0014]図４Ａは、さらに他の実施形態による、クロック生成回路のブロック図を示す。 [0015]図４Ｂは、図４Ａのクロック生成回路に関連付けられた例示的な周波数範囲を例示する表である。 [0016]図５は、いくつかの実施形態による、遅延ロック・ループ（ＤＬＬ）回路のブロック図を示す。 [0017]図６は、いくつかの実施形態による、例示的なクロック生成動作を描く例示的なフローチャートである。 [0018]図７は、いくつかの実施形態による、望ましいデューティサイクルを伴う、局部発振器信号位相の例示的な生成を例示するタイミング図である。 [0019]図８Ａは、さらに他の実施形態による、クロック生成回路のブロック図を示す。 [0020]図８Ｂは、図８Ａのクロック生成回路に関連する局部発振器信号位相及びＤＬＬ出力信号位相の例示的なタイミング図を示す。

詳細な説明

[0021]同様の参照番号は、全図面を通して対応する部分を指す。

[0022]本実施形態は、簡潔化のみのために例示的な周波数値を有する信号を処理する文脈で以下に議論される。本実施形態は、様々な適切な周波数及び／又は周波数範囲の信号を処理するために、及び任意の適切な符号化及び／又は変調技術を使用して信号を処理するために等しく適用可能であることは理解されるべきである。

[0023]以下の説明では、本開示の完全な理解を提供するために、特定のコンポーネント、回路、およびプロセスの例などの、多数の特定の詳細が説明される。また、以下の説明では、説明の目的で、本実施形態の完全な理解を提供するために、特定の専門用語が記載される。しかしながら、これらの特定の詳細が本実施形態を実現するために必要とされない場合もあることは、当業者にとって明らかであろう。他の事例では、周知の回路およびデバイスは、本開示を不明瞭にすることを避けるために、ブロック図形式で示される。ここで使用される「結合された」という用語は、直接接続されること、または、１つまたは複数の介在するコンポーネントまたは回路を通じて接続されることを意味する。本明細書で説明される様々なバスを通して供給される任意の信号は、他の信号と時間多重されて（time-multiplexed with）、１つまたは複数の共通バスを通して供給されうる。さらに、回路要素またはソフトウェアブロック間の相互接続は、バスまたは単一の信号線として示されうる。各々のバスは、代替として単一の信号線であることができ、各々の単一の信号線は、代替としてバスであることができ、単一の線またはバスは、コンポーネント間の通信のための無数の物理的または論理的なメカニズムのうちの任意の１つまたは複数を表すことができる。本実施形態は、本明細書で説明される特定の例に限定されるようには解釈されるべきではなく、添付の特許請求の範囲によって定義される全ての実施形態をそれらの範囲内に含むように解釈されるべきである。

[0024]図１は、従来型のダイレクト・コンバージョン送信機１００のブロック図である。送信機１００は、アンテナＡＮＴ、ベースバンド・プロセッサ１１０、及びアナログ・フロント・エンド（ＡＦＥ）１２０を含む。ＡＦＥ１２０は、Ｉ信号経路についてデジタル・アナログ変換器（ＤＡＣ）１２１Ａ、Ｉ信号経路についてフィルタ１２２Ａ、Ｉ信号経路について局部発振器（ＬＯ）ミキサ１２３Ａ、Ｑ信号経路についてＤＡＣ１２１Ｂ、Ｑ信号経路についてフィルタ１２２Ｂ、Ｑ信号経路についてＬＯミキサ１２３Ｂ、混合器（ｃｏｍｂｉｎｅｒ）１２４、及び線形電力増幅器（ＰＡ）１２５を含む。第１のＬＯミキサ１２３Ａは、同相局部発振器信号ＬＯ（Ｉ）及び

を伴うＩ信号をミキシングすることによって、Ｉ信号をベースバンドから直接キャリア周波数へアップコンバートし、及び第２のＬＯミキサ１２３Ｂは、直交局部発振器信号ＬＯ（Ｑ）及び

を伴うＱ信号をミキシングすることによって、Ｑ信号をベースバンドから直接キャリア周波数へアップコンバートする、ここで、局部発振器信号の周波数は、キャリア周波数である。２つの同相局部発振器信号、ＬＯ（Ｉ）及び

は、互いに関して１８０度位相遅延され得、Ｉ経路について差分ＬＯ信号を与え得、同様に、２つの直交局部発振器信号、ＬＯ（Ｑ）及び

は、互いに関して１８０度位相遅延され得、Ｑ経路について差分ＬＯ信号を与え得る。いくつかの実施形態について、ミキサ１２３Ａ−１２３Ｂは、それぞれ、差分Ｉ及びＱ信号をアップコンバートし得る。混合器１２４は、アップコンバートされたＩ及びＱ信号を混合し、及びＰＡ１２５は、アンテナＡＮＴを介してＴＸとして送信のために混合されたＩ／Ｏ信号を増幅する。

[0025]図２Ａは、４つの局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成するクロック生成回路２００のブロック図を示す、それらは、順に、ベースバンドからＲＦへＩ及びＱ信号をアップコンバートするために図１の送信機１００のアップコンバージョン・ミキサによって使用され得、又は、同様にＲＦ信号をベースバンドＩ及びＱ信号へダウンコンバートするために受信機（簡潔のために図示せず）のダウンコンバージョン・ミキサによって使用され得る。クロック生成回路２００は、遅延ロック・ループ（ＤＬＬ）回路２２０に結合されたＶＣＯ２１０を含む。任意の適切なＶＣＯ又は他の適切な発振器回路であり得る、ＶＣＯ２１０は、ＲＦ周波数（すなわち、ｆ_ＶＣＯ＝ｆ_ＲＦ）に等しい、周波数ｆ_ＶＣＯの発振信号（ＶＣＯ）を生成する。ＤＬＬ回路２２０は、発振信号に応答して局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成する複数の遅延タップ（簡潔のために図２Ａにおいて図示せず）及び遅延線を含む。図２Ｂのタイミング図２５０において描かれるように、４つの局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

は、例えば、ＬＯ（Ｉ）信号位相が、

信号位相を生成するために、ＶＣＯ期間の１／２遅延され、及びＬＯ（Ｑ）信号位相は、

信号位相を生成するために、ＶＣＯ期間の１／２遅延されるように、互いに関して交互に配列される。ここで留意すべきは、ＬＯ（Ｉ）及びＬＯ（Ｑ）信号位相は、ＶＣＯ期間の１／４（例えば、９０度）互いに関して位相遅延され、

、及び

信号位相は、ＶＣＯ期間の１／４（例えば、９０度）互いに関して位相遅延されることである。ＶＣＯプリング（例えば、ｆ_ＶＣＯがＲＦ周波数に等しいので、）に敏感であるが、クロック生成回路２００は、送信機１００が比較的低送信出力電力レベルで動作しているとき、受信機、又は送信機１００における使用のために適用可能であり得る。図２Ａの実施形態は、ＶＣＯ２１０及びＤＬＬ回路２２０の間の整数周波数分周器（簡潔のために図示せず）を提供することによって、ｎ倍のＲＦ周波数でＶＣＯ２１０を発信することを可能にすることによって一般化され得る、ここにおいて、ｎは整数である。整数周波数分周器は、整数ｎによってＶＣＯ周波数ｆ_ＶＣＯを分周し得、ＤＬＬ回路２２０へ基準信号として周波数分周された信号（例えば、ＲＦ周波数に等しい周波数を有する）を提供し得る。

[0026]図３Ａは、本実施形態に従って、送信機において使用されるとき、ＶＣＯプリングを減らす（例えば、図２Ａのクロック生成回路２００と比較すると）方式で局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成するクロック生成回路３００を示す。クロック生成回路３００は、ＶＣＯ３１０、１．５分周回路３１５、及びＤＬＬ回路３２０を含む。ＶＣＯ３１０は、ＤＬＬ回路３２０へ結合された、１．５分周回路３１５へ結合される。任意の適切なＶＣＯ又は他の適切な発振器回路であり得る、ＶＣＯ３１０は、ＲＦ周波数の１．５倍に等しい（すなわち、ｆ_ＶＣＯ＝１．５×ｆ_ＲＦ）周波数ｆ_ＶＣＯの発振信号（ＶＣＯ）を生成する。１．５分周回路３１５は、周波数ｆ_{ＬＯ＿ＲＥＦ}の局部発振器基準信号（ＬＯ＿ＲＥＦ）を生成するために、係数Ｎ＝１．５によってＶＣＯ信号を分周する。したがって、発振信号の周波数ｆ_ＶＣＯは、ＬＯ基準信号ＬＯ＿ＲＥＦの周波数ｆ_{ＬＯ＿ＲＥＦ}の１．５倍であり、局部発振器基準信号周波数ｆ_{ＬＯ＿ＲＥＦ}は、ＲＦ周波数ｆ_ＲＦに等しい。ＤＬＬ回路３２０は、局部発振器基準信号に応答して、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成する複数の遅延タップ（簡潔のため図３Ａにおいて図示せず）及び遅延線を含む。４つの局部発振器信号位相、ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

は、例えば、ＬＯ（Ｉ）信号位相は、

信号位相を生成するために、ＶＣＯ期間の１／２遅延され、ＬＯ（Ｑ）信号位相は、

信号位相を生成するためにＶＣＯ期間の１／２遅延されるように、互いに関して交互に配列される（例えば、図２Ｂのタイミング図２５０において描かれるように）。

[0027]図３Ｂは、周波数ｆ_{ＬＯ＿ＲＥＦ}の局部発振器基準信号ＬＯ＿ＲＥＦ及び周波数ｆ_ＶＣＯのＶＣＯ信号の波形を描く、タイミング図３５０である。上述したように、図３Ａの例示的な実施形態について、ＶＣＯ信号の周波数ｆ_ＶＣＯは、ＬＯ基準信号の周波数ｆ_{ＬＯ＿ＲＥＦ}の１．５倍に等しく、したがって、ＬＯ基準信号の期間は、ＶＣＯ信号の期間の１．５倍に等しい。ＶＣＯ信号の周波数ｆ_ＶＣＯは、ＬＯ基準信号の周波数ｆ_{ＬＯ＿ＲＥＦ}の非整数倍数（すなわち、Ｎ＝１．５）であるので、クロック生成回路３００は、ＶＣＯプリングにより少なく影響を受ける（例えば、図２Ａのクロック生成回路２００と比較すると）。係数Ｎ＝１．５によってＶＣＯ信号を正確に分周するための１．５分周回路について、１．５分周回路３１５は、ＶＣＯ信号の立ち上がり及び立下りエッジを変えることによってトリガされる（例えば、図３Ｂにおいて描かれるように）。しかしながら、ＶＣＯ信号の立ち上がり及び立下りエッジを変えることに伴い１．５分周回路３１５をトリガすることは、もし、ＶＣＯ信号のデューティサイクルが５０％ではない場合、０．５×ｆ_ＲＦ、１．５×ｆ_ＲＦ、２．５×ｆ_ＲＦ等々に等しい周波数においてスパー（ｓｐｕｒ）を望ましくなく生成しうる。

[0028]図３Ａの実施形態は、例えば、図４Ａに示されるように、１．５分周回路３１５を（ｎ＋０．５）分周回路に置き換えることによって一般化され得る。特に、図４Ａは、ＶＣＯ４１０、（ｎ＋０．５）分周回路４１５、及びＤＬＬ回路４２０を含むクロック生成回路４００を示す。ＶＣＯ４１０は、ＤＬＬ回路４２０に結合された、（ｎ＋０．５）分周回路に結合される。任意の適切なＶＣＯ又は他の適切な回路であり得る、ＶＣＯ４１０は、局部発振器基準信号ＬＯ＿ＲＥＦの周波数ｆ_{ＬＯ＿ＲＥＦ}のｎ＋０．５倍に等しい周波数ｆ_ＶＣＯを有する発振信号（ＶＣＯ）を生成する（すなわち、ｆ_ＶＣＯ＝（ｎ＋０．５）×ｆ_{ＬＯ＿ＲＥＦ}）。（ｎ＋０．５）分周回路４１５は、局部発振器基準信号ＬＯ＿ＲＥＦを生成するために、ｎ＋０．５に等しい係数によってＶＣＯ信号を分周する。ＤＬＬ回路４２０は、局部発振器基準信号ＬＯ＿ＲＥＦに応答して、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成する複数の遅延タップ（簡潔のために図４Ａにおいて図示せず）及び遅延線を含む。４つの局部発振器信号位相、ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

は、例えば、ＬＯ（Ｉ）信号位相は、

信号位相を生成するために、ＬＯ期間の１／２遅延され、ＬＯ（Ｑ）信号位相は、

信号位相を生成するためにＬＯ期間の１／２遅延されるように、互いに関して交互に配列される（例えば、図２Ｂのタイミング図２５０において描かれるように）。

[0029]図４Ａの例示的な実施形態について、ｎの値は、プログラマブルであり、（ｎ＋０．５）分周回路４１５に制御信号（ＣＴＲＬ）として与えられうる整数である。ＶＣＯ信号の周波数ｆ_ＶＣＯ及び局部発振器基準信号ＬＯ＿ＲＥＦの周波数ｆ_{ＬＯ＿ＲＥＦ}の間の非整数関係のため、クロック生成回路４００は、ＶＣＯプリングにより少なく影響を受ける（例えば、図２Ａのクロック生成回路２０と比較すると）。ｎの値はプログラマブルである（及び例えば、（ｎ＋０．５）分周回路４１５へ与えられる制御信号の値を修正することによって、動的に調節され得る）ので、クロック生成回路４００は、比較的小さいＶＣＯ同調範囲を伴う比較的大きなＲＦ周波数範囲を達成し得る（例えば、図２Ａのクロック生成回路２００と比較すると）。例えば、図４Ｂは、３４００ＭＨｚから４２００ＭＨｚまでのＶＣＯ同調範囲に関連付けられたクロック生成回路４００の例示的なＲＦ周波数範囲を描く表４５０を示す。図４Ｂに描かれているように、クロック生成回路４００は、２１．１％ＶＣＯ同調範囲を伴う４００ＭＨｚ乃至９３３ＭＨｚ（〜８０％）のＲＦ周波数範囲をカバーし得る。

[0030]図５は、上述されたＤＬＬ回路２２０、３２０、及び／又は４２０の内の１つの実施形態であり得るＤＬＬ回路５００を示す。ＤＬＬ回路５００は、位相及び周波数検出器（ＰＦＤ）５０２、チャージ・ポンプ５０４、ループ・フィルタ５０６、及び電圧制御遅延線５１０を含む。ＰＦＤ５０２は、その入力において、基準信号（ＲＥＦ）及びフィードバック信号（ＦＢ）を受け取る。ＰＦＤ５０２は、アップ（ＵＰ）及びダウン（ＤＮ）制御信号を生成するために、ＲＥＦ信号の位相とＦＢ信号の位相とを比較する。チャージ・ポンプ５０４は、２つの信号ＦＢ及びＲＥＦの間の位相差に比例する電荷（Ｑｃ）を生成するために、ＵＰ及びＤＮ制御信号を使用する。チャージ・ポンプ５０４によって生成された電荷は、フィルタ５０６によってフィルタ（例えば、積分）され、及び遅延線５１０の制御端子へ制御電圧Ｖｃとして与えられる。

[0031]いくつかの実施形態について、図５のＤＬＬ回路は、局部発振器基準信号ＬＯ＿ＲＥＦの期間ごとについて基準（ＲＥＦ）信号及びフィードバック（ＦＢ）信号の位相の１つの比較を実行し得る。もし、局部発振器基準信号の周波数ｆ_{ＬＯ＿ＲＥＦ}が比較的高い（例えば、いくつかの特定のしきい周波数より大きい）場合、この比較的高い周波数において動作することは、位相及び周波数検出器５０２及びチャージ・ポンプ５０４にとっては可能ではないかもしれない。この場合において、位相及び周波数検出器５０２は、局部発振器基準信号のＭ期間ごとに一回のみ基準信号及びフィードバック信号を比較するように構成され得、ここにおいて、Ｍは整数であり、したがって、Ｍの係数によって位相及び周波数検出器５０２及びチャージ・ポンプ５０４の動作の頻度を減らす。

[0032]遅延線５１０は、局部発振器基準信号ＬＯ＿ＲＥＦを受け取るための入力端子、ＲＥＦ信号を与えるための第１の出力端子、及びＦＢ信号を与えるための第２の出力端子を含む。さらに、遅延線５１０は、バッファ回路５１１−５１２の第１のセット、バッファ回路５２１−５２２の第２のセット、及び４つの直列接続された遅延素子５３１−５３４を含む。遅延線５１０の入力端子及び第１の出力端子の間に結合される、第１のバッファ回路５１１−５１２は、局部発振器基準信号ＬＯ＿ＲＥＦに基づいてＲＥＦ信号を生成する第１の信号経路を形成する。いくつかの実施形態について、第１のバッファ回路５１１−５１２は、ＲＥＦ信号を生成するために、ＬＯ基準信号ＬＯ＿ＲＥＦをバッファし得る（例えば、のドライブ強度を増加させ得る）。

[0033]遅延線５１０の入力端子及び第２の出力端子の間に結合される、第２のバッファ回路５２１−５２２及び遅延素子５３１−５３４は、局部発振器基準信号ＬＯ＿ＲＥＦに基づいて、ＦＢ信号を生成する第２の信号経路を形成する。バッファ回路５２１は、入力端子及び直列接続された遅延素子５３１−５３４の間に結合され、バッファ回路５２２は、直列接続された遅延素子５３１−５３４及び第２の出力端子の間に結合される。バッファ回路５２１は、遅延素子５３１−５３４によって処理する前にＬＯ基準信号ＬＯ＿ＲＥＦをバッファし（例えば、のドライブ強度を増加させ）得、バッファ回路５２２は、ＦＢ信号をバッファし（例えば、のドライブ強度を増加させ）得る。いくつかの実施形態について、バッファ回路５２１は、バッファ回路５１１に関連付けられた任意の伝搬遅延を一致させ（又は、そうでなければ、オフセットし）得、バッファ回路５２２は、バッファ回路５１２に関連付けられた任意の伝搬遅延を一致させ（又は、そうでなければ、オフセットし）得る。他の実施形態については、バッファ回路５１１−５１２及び／又はバッファ回路５２１−５２２は、省略され得る。

[0034]直列接続された遅延素子５３１−５３４は、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

の４つの位相が生成され得る、４つの対応する遅延タップＴ１−Ｔ４を与える。上述されたように、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

は、図１の送信機１００のミキサ１２３Ａ及び１２３Ｂ（又は同様に、受信機のダウン・コンバージョン・ミキサ）へ与えられ得る。より特に、遅延素子５３１−５３４は、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

をそれぞれ生成するために、Ｖｃに応答して局部発振器基準信号ＬＯ＿ＲＥＦを選択的に遅延させ得る。さらに、ＦＢ信号は、ＦＢ信号の期間が、局部発振器基準信号ｆ_{ＬＯ＿ＲＥＦ}の期間に等しくなるまで、遅延線５１０からの出力として、遅延素子５３１−５３４によって与えられる遅延を調節する（例えば、制御電圧Ｖｃに応答して）ことによってＲＥＦ信号を同期化され（例えば、遅延ロックされ）得る。

[0035]他の実施形態について、遅延素子の他の数は、例えば、位相遅延された局部発振器信号の他の数を与えるために遅延線５１０内に与えられ得る。したがって、遅延線５１０は、４つの遅延素子５３１−５３４を含むように、図５において示されるが、遅延線５１０は、遅延素子のより多い数又はより少ない数を含み得る。同様に、バッファ回路５１１−５１２の他の数は、第１の信号線内に与えられ得、バッファ回路５２１−５２２の他の数は、第２の信号線内に与えられ得る。

[0036]クロック生成回路４００の例示的な動作は、図６の例示定期なフローチャート６００に関して以下に説明される。第１に、ＶＣＯ４１０は、周波数ｆＶＣＯの発振信号を生成する（６０１）。その後、（ｎ＋０．５）分周回路４１５は、発振信号に基づいて周波数ｆ_{ＬＯ＿ＲＥＦ}を伴う局部発振器基準信号ＬＯ＿ＲＥＦを生成し、ここにおいて、局部発振器基準信号周波数ｆ_{ＬＯ＿ＲＥＦ}は、発振信号の周波数ｆＶＣＯの１／（ｎ＋０．５）倍に等しい（ここにおいて、ｎは、１以上の整数値であり、ｎ＋０．５は、非整数値である）（６０２）。いくつかの実施形態について、ｎの値を示す制御信号（ＣＴＲＬ）は、（ｎ＋０．５）分周回路４１５に与えられ得る（６０２Ａ）。この方式において、ｎの値、及び、したがって、発振信号の周波数ｆ_ＶＣＯ及び局部発振器基準信号の周波数ｆＬＯ＿ＲＥＦの間の関係は、動的に修正され得る。他の実施形態について、（ｎ＋０．５）分周回路４１５は、例えば、局部発振器基準信号周波数ｆ_{ＬＯ＿ＲＥＦ}は、発振信号の周波数ｆ_ＶＣＯの１／ｎ倍に等しくできるように、ｎ分周回路によって置き換えられ得る。

[0037]次に、ＤＬＬ回路４２０は、局部発振器基準信号ＬＯ＿ＲＥＦに基づいて、複数の局部発振器信号位相（例えば、ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

）を生成し、ここにおいて、複数の局部発振器信号位相は、互いと同じ周波数を有し、互いに関して異なる位相を有する。

[0038]本明細書で説明された実施形態は、ＶＣＯプリングに影響を受け得ない方式で局部発振器信号の複数の位相を作り出すために使用されることは理解されるであろう。特に、局部発振器信号の４つの位相の生成は、Ｉ及びＱ信号をアップ・コンバートする（ＲＦ信号をダウン・コンバートする）ための送信機（及び受信機）によって使用され得る。

[0039]遅延線５１０の遅延素子５３１−５３４間の不一致もチャージ・ポンプ５０４における欠陥により導入される静的な位相エラー及び／又はＤＬＬ回路５００の基準及びフィードバック経路間の不一致も、生成されたＬＯ信号位相のタイミングを変形させ得ることに留意すべきである。不一致は、より電力を浪費し、及びより回路領域を消費し得る、より大きな遅延素子を使用することによって減らされ得る。しかしながら、目下の送受信機は、一般的に、ＬＯ信号位相間の不一致を補償する（例えば、デジタル領域において送信された又は受信された信号をコントロールすることによって）ので、遅延線５１０の遅延素子５３１−５３４間の不一致を別々に補償することは必要とされ得ない。

[0040]ＤＬＬ回路５００内のノイズは、信号経路内のノイズを引き起こしうることもまた留意すべきである。ＤＬＬノイズは、回路領域のコスト及び電力消費において減らされ得る。しかしながら、ＬＯ基準信号の新しいエッジは、すべてのＬＯサイクルにおいて、遅延線５１０内のＬＯ信号経路に注入されるので、ＬＯ信号経路間で生成されたノイズは、頻繁にリセットされ、及び、したがって、蓄積しない。結果として、ＤＬＬ回路を使用するＬＯ信号位相の生成は、本実施形態に関して上述されたように、とても低い電力を浪費することによるノイズ要件を満足させ得る。

[0041]図７は、いくつかの実施形態に従うＤＬＬ出力位相を後処理することによって局部発振器信号位相の例示的な生成を例示するタイミング図７００である。より特に、タイミング図７００は、図５のＤＬＬ回路５００の出力がどのように任意の所与のデューティサイクルＤＣ＝ｋ／Ｎを有するＬＯ信号位相を生成するために使用され得るかを描き、ここで、Ｎは、ＤＬＬ回路５００によって生成された局部発振器信号位相の数を示し、ｋは、１及びＮ−１の間の整数である。特に、ｎ番目のデューティサイクルされた局部発振器信号位相は、遅延線５１０の（ｎ＋ｋ）番目の遅延素子によって与えられた局部発振器信号位相の補数（complement）

と遅延線５１０のｎ番目の遅延素子によって与えられた局部発振器信号位相（ＬＯ_ｎ）とを論理的に組み合わせる（例えば、論理的にＡＮＤする）ことによって生成され得る。いくつかの実施形態について、（ｎ＋ｋ）の値が、Ｎの値より大きいならば、値（ｎ＋ｋ）−Ｎが使用され得る。

[0042]図８Ａは、本実施形態に従って、ＶＣＯプリングを減らす方式で局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成し得る（例えば、図２Ａのクロック生成回路２００と比較すると）、クロック生成回路８００を示す。クロック生成回路８００は、ＶＣＯ８１０、ＤＬＬ回路８２０、及び複数のＯＲゲートによって形成された組合せ論理回路８３０（簡潔のために図８Ａには個別に図示せず）を含む。ＶＣＯ８１０は、組合せ論理回路８３０に結合される、ＤＬＬ回路８２０に結合される。任意の適切なＶＣＯ又は他の適切な回路であり得る、ＶＣＯ８１０は、ＲＦ周波数の１／2に等しい周波数ｆ_ＶＣＯの発振信号を生成する（すなわち、ｆ_ＶＣＯ＝ｆ_ＲＦ／２）。図５のＤＬＬ回路５００の１つ又は複数の実施形態を使用して形成され得る、ＤＬＬ回路８２０は、８つの異なるＤＬＬ出力位相

から

を生成するために発振信号を遅延させ、各々は、無線周波数における所望のデューティサイクルの１／２に等しいデューティサイクルを有する。したがって、少なくともいくつかの実施形態について、ＤＬＬ回路８２０は、８つのＤＬＬ出力位相

から

を与えるために、８つの遅延タップ（簡潔のために図示せず）を含み得る。

[0043]組合せ論理回路８３０は、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成するために、８つのＤＬＬ出力位相

から

の対応するペアを論理的にＯＲする。いくつかの実施形態について、組合せ論理回路８３０は、第１の局部発振器信号位相ＬＯ（Ｉ）を生成するために、ＤＬＬ出力位相

及び

を論理的にＯＲする第１のＯＲゲートを含み、組合せ論理回路８３０は、第２の局部発振器信号位相ＬＯ（Ｑ）を生成するために、ＤＬＬ出力位相

及び

を論理的にＯＲする第２のＯＲゲートを含み、組合せ論理回路８３０は、第３の局部発振器信号位相

を生成するために、ＤＬＬ出力位相

及び

を論理的にＯＲする第３のＯＲゲートを含み、組合せ論理回路８３０は、第４の局部発振器信号位相

を生成するために、ＤＬＬ出力位相

及び

を論理的にＯＲする第４のＯＲゲートを含む。いくつかの実施形態について、発振信号の周波数は、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

の周波数の１／２に等しい。したがって、そのような実施形態について、組合せ論理回路８３０を使用する図８の実施形態は、局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

を生成するとき、発振信号の周波数ｆ_ＶＣＯを効果的に倍にし得る。

[0044]いくつかの実施形態について、発振信号の周波数ｆ_ＶＣＯは、局部発振器信号位相の周波数の１／Ｋ倍に等しく、組合せ論理回路８３０は、局部発振器信号位相の数Ｐを生成し、及び、ＤＬＬ回路８２０は、ＤＬＬ出力位相の対応する数Ｎを与えるために、出力の数Ｎ＝Ｐ×Ｋを含み、ここにおいて、Ｋ、Ｎ、Ｐは、全て１より大きい整数である。少なくとも１つの実施形態について、Ｋ＝２、Ｎ＝８、及びＰ＝４である。

[0045]図８Ｂは、ＤＬＬ回路８２０によって生成される８つのＤＬＬ出力位相

から

を描くタイミング図８５０を示し、ここで、ＤＬＬ出力位相

から

の各々は、１２．５％デューティサイクルを有する。上述したように、４つの局部発振器信号位相ＬＯ（Ｉ）、ＬＯ（Ｑ）、

、及び

は、８つのＤＬＬ出力位相

から

に応答して、組合せ論理回路８３０によって生成され得、各々は２５％デューティサイクルを有する。上で述べたように、図８Ａの例示的な実施形態について、発振信号の周波数ｆ_ＶＣＯは、ＲＦ周波数の１／２に等しい。発振信号の周波数ｆ_ＶＣＯは、ＲＦ周波数の１／２である（例えば、ＲＦ周波数の整数倍よりはむしろ）ので、クロック生成回路８００は、ＶＣＯプリングに影響を受けにくい（例えば、図２Ａのクロック生成回路２００に比較すると）。

[0046]ＤＬＬ回路８２０内の欠陥は、各ＶＣＯ期間内に位置する２つのＲＦ期間の間の不一致をもたらし得、０．５×ｆ_ＲＦ、１．５×ｆ_ＲＦ等々に等しい周波数におけるスパーをもたらしもしうる。

[0047]前述の明細書では、本実施形態は、その特定の例示的な実施形態に関して説明された。しかしながら、添付の特許請求の範囲に記載の開示のより広い範囲から逸脱することなく、多様な修正および変更がそれになされることは明らかであろう。それゆえに、本明細書および図面は、限定的な意味ではなく、例示的な意味において考慮されるべきである。例えば、図６の流れ図に図示された方法のステップは、他の適切な順序で実行され得、および／または複数のステップは、単一のステップ、に結合され得る。

Claims

複数の局部発振器信号位相を生成するためのクロック生成回路であって、前記クロック生成回路は、
周波数を有する発振信号を生成するための回路と、
前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有する局部発振器（ＬＯ）基準信号を生成するための周波数分周器と、ここにおいて、ｎは、１以上の整数値であり、及びここにおいてｎ＋０．５は、非整数値である、
前記ＬＯ基準信号を受け取るための入力を含み、及び前記複数の局部発振器信号位相を与えるための複数の出力を含む遅延ロック・ループ（ＤＬＬ）回路と、ここにおいて、前記局部発振器信号位相は、前記同じ周波数を有し、互いに関して位相遅延される、
を備える、クロック生成回路。
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの1つである、請求項１に記載のクロック生成回路。
前記周波数分周器は、ｎの前記値を示す制御信号を受け取る制御端子を含む、請求項１に記載のクロック生成回路。
前記ＤＬＬ回路は、
基準信号及びフィードバック信号を受け取るための入力を含む、前記基準信号及び前記フィードバック信号の間の位相差を示す制御信号を生成するための位相及び周波数検出器、
前記位相及び周波数検出器へ結合された、前記制御信号に応答する制御電圧を生成するためのチャージ・ポンプ、
前記ＬＯ基準信号を受け取るための第１の入力及び前記制御電圧を受け取るための第２の入力を含む、前記基準信号、前記フィードバック信号、及び複数のＤＬＬ出力位相を生成するための遅延線、
を備える、請求項１に記載のクロック生成回路。
前記ＤＬＬ出力位相は、前記局部発振器信号位相を備える、請求項４に記載のクロック生成回路。
前記局部発振器信号位相の各々は、前記ＤＬＬ出力位相の対応するペアを論理的に組み合わせることによって生成され、ここにおいて、前記論理的な組み合わせることは、前記局部発振器信号位相のデューティサイクルを調節するためのものである、請求項４に記載のクロック生成回路。
前記位相及び周波数検出器は、前記ＬＯ基準信号のＭ期間ごとに一回前記基準信号及び前記フィードバック信号を比較するものであり、ここにおいて、Ｍは、１以上の整数値である、請求項４に記載のクロック生成回路。
前記局部発振器信号位相は、前記ＬＯ基準信号として前記同じ周波数を有し、及びここにおいて、連続する局部発振器信号位相は、連続する局部発振器信号位相の前記数によって分周された前記ＬＯ基準信号の１つの期間に等しい位相差によって位相遅延される、請求項１に記載のクロック生成回路。
送信機又は受信機へ局部発振信号を与えることのための方法であって、前記方法は、
周波数を有する発振信号を生成することと、
前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成することと、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成することと、ここにおいて、前記複数の局部発振器信号位相は、全て前記同じ周波数を有し、各々異なる位相を有する、
を備える方法。
前記ＬＯ基準信号は、（ｎ＋０．５）分周回路によって生成される、請求項９に記載の方法。
ｎの前記値を示す制御信号を生成することと、及び
前記制御信号を（ｎ＋０．５）分周回路へ与えることと
をさらに備える、請求項１０に記載の方法。
前記複数の局部発振器信号位相は、遅延線を含む遅延ロック・ループ（ＤＬＬ）回路によって生成される、請求項９に記載の方法。
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、請求項９に記載の方法。
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、請求項９に記載の方法。
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節すること
をさらに備える、請求項１２に記載の方法。
送信機又は受信機へ局部発振器信号を与えるためのシステムであって、前記システムは、
周波数を有する発振信号を生成するための手段と、
前記発振信号に基づいて局部発振器（ＬＯ）基準信号を生成するための手段と、ここにおいて、前記ＬＯ基準信号は、前記発振信号の前記周波数の１／（ｎ＋０．５）倍に等しい周波数を有し、ここにおいて、ｎは、１以上の整数値であり、及びここにおいて、ｎ＋０．５は、非整数値である、及び
前記ＬＯ基準信号に基づいて複数の局部発振器信号位相を生成するための手段と、ここにおいて、前記複数の局部発振器信号位相は、前記同じ周波数を有し、異なる位相を有する、
を備える、システム。
前記ＬＯ基準信号は、（ｎ＋０．５）分周回路によって生成される、請求項１６に記載のシステム。
ｎの前記値を示す制御信号を生成するための手段と、及び
前記制御信号を、前記（ｎ＋０．５）分周回路へ与えるための手段と
をさらに備える、請求項１７に記載のシステム。
前記複数の局部発振器信号位相は、遅延線を含む、遅延ロック・ループ（ＤＬＬ）回路によって生成される、請求項１６に記載のシステム。
前記発振信号は、電圧制御発振器（ＶＣＯ）によって生成される、請求項１６に記載のシステム。
前記局部発振器信号位相の数は、４、８、１２、又は１６のうちの１つである、請求項１６に記載のシステム。
前記遅延線の２つの異なる出力を論理的に組み合わせることによって、前記局部発振器信号位相の選択された１つのデューティサイクルを調節するための手段
をさらに備える、請求項１９に記載のシステム。
各々同じ局部発振器周波数を有する、局部発振器信号位相の複数Ｐを生成するためのクロック生成回路であって、ここにおいて、Ｐは、１より大きい整数であり、前記クロック生成回路は、
前記局部発振器周波数の１／Ｋ倍に等しい周波数を有する発振信号を生成するための回路と、ここにおいて、Ｋは整数である、
前記発振信号を受け取るための入力を含み、遅延ロック・ループ（ＤＬＬ）出力位相のうち対応する数Ｎを与えるための出力の数Ｎ＝Ｐ×Ｋを含むＤＬＬ回路と、ここにおいて、前記ＤＬＬ出力位相は、前記同じ周波数を有し、互いに関して位相遅延される、及び
前記ＤＬＬ出力位相を受け取るための多くの入力を含み、及び局部発振器信号位相の前記複数Ｐを与えるための複数の出力を含む組合せ論理回路と、
を備える、クロック生成回路。
前記ＤＬＬ出力位相は、前記発振信号として前記同じ周波数を有し、及びここにおいて、連続するＤＬＬ出力位相は、前記数Ｎで分周された前記発振信号の１つの期間に等しい位相差によって位相遅延される、請求項２３に記載のクロック生成回路。
Ｐ＝４、Ｎ＝８、及びＫ＝２である、請求項２３記載のクロック生成回路。
前記局部発振器信号位相のデューティサイクルは、前記組合せ論理回路によって調節される、請求項２３に記載のクロック生成回路。
前記ＤＬＬ回路は、
基準信号及びフィードバック信号を受け取るための入力を含み、前記基準信号及び前記フィードバック信号との間の位相差を示す制御信号を生成するための位相及び周波数検出器、ここにおいて、前記位相及び周波数検出器は、前記基準信号のＭ期間ごとに一回前記基準信号及び前記フィードバック信号を比較するものであり、ここにおいて、Ｍは、１以上の整数である、
を備える、請求項２４に記載のクロック生成回路。
前記ＤＬＬ回路は、
前記発振信号及び制御電圧に応答して前記基準信号を生成するための第１の信号経路と、及び
前記第１の信号経路と分離された、前記発振信号及び前記制御電圧に応答して前記フィードバック信号を生成するための第２の信号経路と
を備える遅延線
を含む、請求項２７に記載のクロック生成回路。
前記第２の信号経路は、
ＤＬＬ出力位相のうちの前記数のうちの対応する１つを生成するための出力端子を各々有する、複数の直列接続された遅延素子
をさらに備える、請求項２８に記載のクロック生成回路。