KR101217345B1

KR101217345B1 - 재구성 가능한 주파수 생성을 위한 방법 및 장치

Info

Publication number: KR101217345B1
Application number: KR1020107011611A
Authority: KR
Inventors: 로버트 이. 스텡겔; 토마스 엘. 그라디샤르; 스티븐 티. 마찬
Original assignee: 모토로라 솔루션즈, 인크.
Priority date: 2007-11-28
Filing date: 2008-11-05
Publication date: 2012-12-31
Also published as: EP2220769A1; US7869769B2; US20090137211A1; WO2009073301A1; KR20100072093A

Abstract

주파수 생성기(100)는 신호원(클록 또는 반송파)(101)을 취하고 에지(edge) 인코딩된 직접 디지털 변조된 차동 출력 신호(110)를 생성한다. 차동 신호(110)는 주파수 확장 직교 생성기(Frequency Extension Quadrature Generator; FEQG)(112)에 인가된다. FEQG(112)는 분수 차동 파장 지연 동기 루프(Delay Locked Loop; DLL)(280) 및 주파수 체배기(240)를 포함한다. DLL(280)은 에지 인코딩된 변조 신호(110)의 지연들을 제어하기 위한 제어 전압(214)을 생성한다. 주파수 확장된 직교 기능이 에지 인코딩된 변조(110)를 갖는 주기적인 정상 상태 입력 신호에 적용되어 출력 신호 세트(113)를 제공한다.

Description

재구성 가능한 주파수 생성을 위한 방법 및 장치{METHOD AND APPARATUS FOR RECONFIGURABLE FREQUENCY GENERATION}

본 발명은 일반적으로 통신 장치들에서의 신호 합성에 관한 것이고, 보다 구체적으로는 이러한 통신 장치들에서 다중 대역(multiband) 및 다중 모드(multimode) 송수신기 동작을 가능하게 하기 위한 직교(quadrature) 신호 생성에 관한 것이다.

통신 장치들이 소프트웨어로 정의 가능한 인지(cognitive) 분야들로 확장됨에 따라, 다중 대역 및 대중 모드 송수신기 기술에서의 설계 노력은 향상된 상호 접속성 및 스펙트럼 활용을 가능하게 하는 도전에 대처해야 했다. 예컨대, 다중 대역 및 다중 모드 합성기들의 설계는 신호들의 생성과 이러한 신호들 상의 잡음의 제거 및 억제에 있어서 몇몇 도전을 제시한다.

오늘날의 디지털 회로들에 의해 사용되는 많은 클록들은 짧은 상승 및 하강 시간들을 갖는 구형파들을 사용한다. 불행히도, 이러한 클록 신호들에 의해 생성되는 잡음은 회로들에 악영향을 미칠 수 있다. 송수신기 아키텍처들(architectures)을 위한 신호 합성은 이러한 잡음을 최소화하기 위해 송신기들에 대한 직교 직접 변조기들 및 직접 변환 수신기들에 대한 영상 저지(image rejection)에 초점을 맞춰 왔다. 그러나, 이러한 기능들 둘 다는 100 MHz 부터 6 GHz 까지의 연속적인 주파수 동작을 갖는 매우 넓은 대역의 차동 직교 신호 세트의 사용을 필요로 한다.

많은 신호 품질 사양들 외에도, 무선 통신 장비를 위한 전대역 신호원의 설계에서 통상적으로 다루어지는 3개의 개별적인 설계 파라미터들이 존재한다. 제1 설계 파라미터는 직접 변환 수신기 및 직접 론치(direct launch) 송신기에 대한 평형 또는 차동 직교 신호 생성기이다. 제2 파라미터는 스위칭 믹서 구현을 위한 2상태 50% 듀티 사이클(duty cycle) 드라이버 신호이다. 제3 파라미터는 저 이산 부분 계수(low discrete part count)이고, 이는 통상적으로 출력 주파수 범위에 대한 입력 신호원의 주파수 범위를 감소시킴으로써 구현된다.

배터리로 구동되는 이동식 통신 장비를 위한 송수신기 합성에 대한 1차적인 접근법은 정확한 50% 듀티 사이클 차동 직교 신호 세트를 달성하기 위해 4분할(divide-by-four) 분할기와 함께 단일 대역 동작을 사용한다. 그러나, 이러한 접근법은 전력 유출 저잡음 분할기들 외에도 의도된 출력 주파수의 4배의 주파수에서 동작하는 기준 신호원을 필요로 한다.

송수신기 합성에 대한 대안적인 접근법은 2분할(divide-by-two) 분할기를 사용하며, 여기서는 기준 신호의 상승 및 하강 에지(edge) 모두가 직교 신호 세트를 정의한다. 상승 및 하강 신호 처리와 연관된 대기 시간(latency)이 동등한 것으로 가정하면, 직교 정확도는 입력 주파수 신호의 2배의 듀티 사이클로 정의된다. 그러나, 그에 대한 희생(trade-off)은 듀티 사이클 보상 네트워크에 대해 입력 기준 주파수가 2배만큼 감소하는 것이다.

제3의 직교 신호 생성 접근법은 저항기 커패시터들 또는 인덕터 커패시터들의 다상(poly phase) 네트워크를 활용한다. 이러한 제3의 접근법은 입력 주파수가 출력 주파수와 동등한 주파수 영역 접근법으로 간주된다. 그러나, 다상 네트워크는 스위칭 믹서 드라이버로서 사용되는 2상태 시간 영역 구형파 신호에 대한 적합한 직교 생성을 제공하지 않는다.

따라서, 통신 장비, 특히 핸드헬드(hand-held) 및 이동식 무선국들의 형태인 배터리로 구동되는 통신 장비의 송신기 및/또는 수신기 동작의 직교 신호 생성을 위해 변조된 입력 신호들을 처리하는 향상된 수단을 갖는 것이 유익할 것이다.

도 1은 본 발명의 일부 실시예들에 따른 직접 디지털 변조기(Direct Digital Modulator; DDM) 및 주파수 확장 직교 생성기(Frequency Extension Quadrature Generator; FEQG)를 갖는 합성기의 블록도.
도 2는 본 발명의 일부 실시예들에 따른 도 1의 FEQG의 보다 구체적인 블록도.
도 3은 일부 실시예들에 따른 도 1의 FEQG 및 DDM 신호원을 활용하는 통신 장치에 대한 송신기 및 수신기 경로들의 블록도.
도 4는 일부 실시예들에 따라 차동 신호를 직교 신호로 변환하기 위한 흐름도.
도 5는 일부 실시예들에 따른 도 3의 이중 PFD(Phase Frequency Detector) 네트워크들의 반주기(half period) 위상 비교기 중 하나의 개략도.
도 6은 일부 실시예들에 따른 주파수 확장 직교 생성 조합 로직(combinational logic) 3의 구현예를 도시하는 도면.
도 7은 일부 실시예들에 따른 대안적인 PFD의 예를 도시하는 도면.

간단히 말해, 구형파 신호들을 위한 지연 동기 루프(Delay Lock Loop; DLL) 직교 생성 설계를 구현함으로써 향상된 신호 합성기가 본 명세서에서 제공된다. 본 발명의 다양한 실시예들에 따르면, DLL 시스템은 차동 입력 신호로부터 도출된 출력 차동 직교 신호 세트를 제공하기 위해 주파수 확장 기능으로 구현된다. DLL 네트워크는 분수 파장 지연선(fractional wavelength delay line), 프로그램 가능한 전하 펌프(programmable charge pump) 및 독립적인 프로그램 가능한 직렬 지연(series delay)으로 구현된다. 수신기 및/또는 송신기 성능 파라미터들에 대한 직교 오프셋(offset)의 보상이 또한 제공된다.

도 1을 참조하면, 본 발명의 일 실시예에 따라 형성된 주파수 생성기 시스템(100)의 블록도가 도시된다. 주파수 생성기 시스템(100)은 주파수 확장 직교 생성기(FEQG)(112)에 결합된 직접 디지털 변조기(DDM)(120)를 포함한다. DDM(120)은 (거친 및 미세한) 지연 요소들(104)에 결합된 제어기(106) 및 PLL/VCO(102)를 포함한다. 지연 요소들(104)은 위상 검출기 저역 통과 필터(Low Pass Filter; LPF)(108) 및 듀티 사이클 네트워크(114)에 결합된다. DDM(120)은 차동 2상태 직접 디지털 변조된 신호(110)(IN,

)를 생성하고 차동 신호(110)를 직교 생성기 주파수 확장 네트워크(112)에 제공하여, 차동 직교 주파수 확장된 출력 신호(113)(I, In, Q, Qn)를 생성한다.

동작시에, PLL/VCO(102)는 기준 주파수(101)를 수신하고 신호원 합성 출력 F_clk(103)을 생성한다. 위상 검출기 LPF(108)는 지연 신호(117)를 수신하고, 거친 지연값을 설정하기 위한 제어 신호(115)를 생성한다. 신호원 F_clk(103)은 지연 요소들(104) 및 제어기(106)에 대한 입력으로서 제공된다. 제어기(106)는 (도시되지 않은 프로세스로부터) 직렬 포트 인터페이스(Serial Port Interface; SPI) 입력(107)을 통해 프로그래밍되어 출력 신호(110)의 처리 기반 신호 에지 선택 및 변조 인코딩을 제공한다. 제어기(106)는 탭(tap) 선택 주소들(109)을 생성하고, 이는 (거친 및 미세한) 지연 요소들(104)에 인가된다. 주소선들(address lines)(109)은 탭 선택 시퀀스(sequence)를 제공하며, 이는 상승 및 하강 신호들(111a 및 111b)을 낳는다. 이러한 상승 및 하강 신호들은 제어기 SPI 입력 프로그래밍(107)에 의해 정의된 출력 신호(110)를 나타낸다. 차동 신호(110a, b)는 본 명세서에 기술될 방식으로 체배된(multiplied) 직교 신호(113)를 생성하기 위해 FEQG(112)에 인가된다.

도 2에 도시된 본 발명의 일 실시예에서, FEQG(112)는, 전압 제어 지연선(Voltage Controlled Delay Line; VCDL)(202), 반주기 위상 비교기들(217, 218)로서 도면에 도시된 두 개의 이중 위상 주파수 검출기(PFD), 두 개의 초기화 네트워크의 두 세트(204, 206), 두 개의 전하 펌프(Charge Pump; CP)(208, 210) 및 지연 제어 전압(214)을 제공하는 저역 통과 필터(LPF)(212)로 구성되는, 지연 동기 루프(Delay Lock Loop; DLL)(280)로 구현되는 것으로 도시되어 있다. 반주기 위상 비교기들(217, 218) 및 초기화 네트워크(204, 206)는 DLL(280) 내의 PFD 시스템(250)을 형성한다. FEQG(112)는 주파수 확장을 위한 프로그램 가능한 차동 및 직교 지연 오프셋(260) 및 조합 로직(240)을 더 포함한다.

동작시에, 도 1의 차동 2상태 신호들(110)(IN,

)은 VCDL(202)에 대한 입력 구동 신호들로서 제공된다. VCDL(202)는 바람직하게는 교차 결합된 단위 지연 인버터들(unit delay inverters)과 병렬로 배열된 두 세트의 전압 제어 지연 요소(Voltage Controlled Delay Element; VCDE)(222)들을 활용하고, 이에 의해 지연된 신호들(220)을 출력으로서 생성한다. 지연 네트워크(202)를 따라 교차 결합된 인버터들을 사용하는 것은 직렬 접속된 지연선 요소들(222)을 따라 차동 오정렬(misalignment)이 축적되는 것을 감소시킨다. 지연된 신호들(221)은 단위 지연 인버터들(222)로부터 태핑(tap)되고, 반주기 위상 비교기 요소들(217, 218)에 제공된다(각각의 반주기 위상 비교기에 대해 두 개의 탭). 지연된 태핑된 신호들(221)은 tap<1> 및 tapn<17> 또는 tapn<1> 및 tap<17>과 같은 반주기에 의해 분리되는 두 세트의 탭들의 임의의 조합일 수 있다. 모든 지연된 신호들(220), tap<18;0> 및 tapn<18; 0>은 조합 로직(240)에 제공된다.

차동 반파(half wave) 지연선(202)은 예컨대 tap<1> 및 tapn<17> 또는 tapn<1> 및 tap<17>을 반주기 위상 비교기 네트워크들(217 및 218)에 대한 입력으로서 활용할 수 있다. 그러나, 서로에 대한 전파(full wave) 신호 특성들을 가지며, 16개의 동등한 지연값들에 의해 분리되는 차동 탭들의 임의의 세트가 사용될 수 있다. 이는 공통의 상승 또는 하강 에지 처리를 갖는 두 탭 신호의 218에서의 위상 또는 시간 지연 오프셋 측정값을 제공한다. 마찬가지로, 공통의 상승 또는 하강 에지 처리를 갖는 두 탭 신호의 217에서의 위상 또는 시간 지연 오프셋 측정값이 또한 제공된다. 단일 종단형(single-ended) 입력의 경우, 반파 위상 또는 시간 지연 측정값은 상승 에지가 하강 에지에 대하여 측정될 것을 요구할 것이다. 이러한 반파 위상 검출은 상승 및 하강 시간 부정합(mismatch), 상승 및 하강 시간 지연 전송 대기 시간 부정합, 듀티 사이클 오프셋 및 상이한 시간 정렬된 신호 에지들의 처리와 연관된 다른 불평형 문제들을 가질 수 있다. 따라서, 차동 입력을 사용하는 것이 훨씬 바람직하다.

두 세트의 에지 처리 반주기 위상 비교기들(217 및 218)이 차동 오프셋 반 사이클 탭들(221)을 비교하는 데 사용되어, 16개의 요소들에 의해 분리된 차동 탭들의 임의의 세트 사이의 사이클 또는 주기 지연 오프셋에 대한 사이클 단위의 펄스 폭 변조된 출력을 제공한다. 예컨대, tap<18> 및 tapn<2>가 하나의 반주기 위상 비교기(218)에서 측정되고 tapn<18> 및 tap<2>가 제2 반주기 위상 비교기(217)에서 측정되어, DLL 입력 주파수(101)에서 시간의 반주기만큼 오프셋된 두 개의 지연 측정값들(219)을 제공한다. 다른 일례로서, tap<1> 및 tapn<17>이 하나의 반주기 위상 비교기에서 측정되고 tapn<1> 및 tap<17>이 제2 반주기 위상 비교기에서 측정되어, DLL 입력 주파수(101)에서 시간의 반주기만큼 오프셋된 두 개의 지연 오프셋 측정값들(219)을 제공한다. 두 개의 지연 측정값들(219)은 전하 제어 신호들(PUn) 및 트리거 입력들을 216a에 제공하고, PD 및 트리거 입력들을 216b에 제공하며, PUn 및 트리거 입력들을 216c에 제공하고, PD 및 트리거 입력들을 216d에 제공한다. 초기화 기능이 종료되고 반주기 위상 비교기들이 기능중이면, 출력 신호들(219)은 신호들 PUn, PD(223)로서 전하 펌프 블록들(208 및 210)에 전달된다.

두 개의 PFD 측정값들은 LPF(212)에서 공통 병렬 커패시터(shunt capacitor) 내로 합쳐지는 전하 펌프들(208, 210)에 대한 전류들을 결정한다. 병렬 커패시터는 VCDL(202)에 대한 제어 전압(214)으로서 작용한다. 이중 전하 펌프들(208, 210) 및 저역 통과 필터(212)를 함께 갖는 이중 반주기 위상 비교기들은, 제어 전압(214) 갱신 속도를 2배만큼 증가시키기 위한 네트워크를 제공하며, 이는 동일한 DLL 동기 시간으로 리플(ripple)이 2배만큼 감소되도록 한다.

또한, 이중 지연 측정값이 공통 제어 전압 신호로 변환되는 것은 또한 초핑(chopping)이라 불리는 동적 정합을 구현하는 간편한 수단을 제공한다. 두 개의 반주기 위상 비교기들(217 및 218) 및 전하 펌프들(208 및 210) 각각은 두 네트워크 사이의 탭 접속들을 변경함으로써 보상되는 시스템적 변동 또는 불평형을 갖는다. 초핑 구현은 별개의 초핑 클록에 대한 필요 및 PFD 프로세스의 조용한 정적인 부분 동안의 신호 경로 스위칭의 적용을 제거하는 데 사용될 수 있다. 그 결과는 전력 소실(power dissipation)의 증가나 추가적인 초핑 클록 신호들의 도입 없이 더 낮은 리플과 향상된 정합을 갖는 피드백 네트워크이다. 반주기 위상 비교기(218)의 구현은 도 5와 함께 이하에서 논의될 것이다.

본 실시예의 주파수 확장 태양을 살펴보면, 시간 오프셋 신호들(220)은 조합 로직(240)에 제공되며, 이는 체배(multiplication) 기능을 차동 직교 2상태 구형파 출력 신호(I, In, Q, Qn)(242)에 제공한다. 원하는 경우, 프로그램 가능한 차동 및 직교 지연 오프셋(260)을 통해 시스템적인 DLL 오프셋 및 무작위 지연선 부정합 오류들을 극복하도록 돕기 위해 프로그램 가능한 조정값이 포함될 수 있다. 원하는 경우, 상태 머신이 또한 사용되어 PFD 시스템(250)을 초기화하고 반주기 지연 외의 잘못된 동기화(locking)를 방지할 수 있다. 주파수 확장 기능의 추가적인 세부 사항들은 도 6과 함께 추후에 기술된다.

주파수 확장된 직교 신호들(242) 각각은 VCDL 블록(202) 내의 버퍼들(222)과 동일할 수 있는 프로그램 가능한 지연 회로(260)에 인가된다. 이들은 차동 직교 신호 멤버들 각각의 다른 세 멤버들에 대한 독립적인 지연 오프셋 조정값을 제공한다. 이러한 조정값들은 송수신기 시스템 성능 레벨에서 적용되어 시스템 측정값에 기여하는 모든 송수신기 회로 결함들을 보상할 수 있다.

2:1 동조 범위(예컨대 500 MHz 대 1GHz)를 갖기 위해 DLL(280)이 필요한 응용례들의 경우, 각각의 단위 지연 인버터(222)는 동기화된 상승 및 하강 연속 시간 지연 조정 가능성을 갖도록 구현된다. 지연 조정값은 이상적으로는 지연선(202)을 따라 각 지연 요소(222)의 상승 및 하강 에지들 사이에 동등하게 적용된다. 상승 및 하강 시간의 (입력(110)에서의) 오프셋은 듀티 사이클에 영향을 미치고, 이는 시간 오프셋 출력(220)에서의 시스템적인 지터(jitter)를 생성한다.

반파장 DLL로서 기술되지만, (1/2+M)/N개의 동등한 지연 단계들(M=0,1,2,... 및 N=1,2,3,4,...)로 구성된 반파장 복합 지속 기간 및 M개의 차동 파장으로 지연선(202)을 구현함으로써 DLL(280)이 분수 파 지연 동기 루프로서 포함될 수 있다.

전류 거울(도시되지 않음)이 신호(220)의 상승 및 하강 시간을 동기화하는 데 사용될 수 있다. 이러한 전류 거울은 예컨대 DLL 피드백 제어 전압(214)이 전류 거울 및 NMOS 전류원의 풀다운(pull down) 저항을 도 2의 블록(202) 내의 PMOS 풀업(pull up) 저항으로 조정하도록 함으로써 구현될 수 있다. 공통 에지들이 직교 생성, 주파수 확장 기능 및 출력 신호 처리 전반에 걸쳐 처리되므로, 상승 및 하강 파라미터들의 정확한 정합은 필수적이지 않다.

이중 전하 펌프들(208, 210)은 다양한 방식들로 구현될 수 있다. 예컨대, 이중 전하 펌프들은 프로그램 가능한 충전 및 방전 전류들의 4개의 독립적인 비트로 구현되어 약 +/- 10 퍼센트만큼 DLL 오프셋을 보상하는 수단을 제공할 수 있다.

DLL 오프셋이 시스템적인 시간 지연으로서 정의되는 경우들에는, 16개의 동등한 지연 요소들(202)에 의해 분리된 탭들(221)과 연관된 반 사이클의 양 또는 음의 오프셋은 감소된 직교 정확도를 갖는 DLL 오프셋 및 확장 기능에서의 저조파(sub-harmonics)를 낳는다. 이러한 경우 DLL 오프셋의 보상은 다양한 방식들로 달성될 수 있다. 시스템적인 시간 지연에 의해 초래되는 DLL 오프셋에 대한 보상의 일례는 충전 및 방전 전류값들의 오프셋 또는 역(inverse)을 프로그래밍함으로써 달성된다. 충전 및 방전 전류값들을 위 또는 아래로 함께 또는 동기화하여 프로그래밍하는 것은 DLL 동기 시간의 변화를 제공하고 제어 전압(214) 상의 리플을 감소시킨다.

전하 펌프들(208, 210)의 양자화 전류 한계를 완화하고, 또한 출력 신호들(PUn 및 PD)(223) 상의 무작위 지터 잡음과 같이 처리하는 지연 제어 전압 주기적 신호를 분산 및 중단시키기 위해 디더링(dithering)이 또한 적용될 수 있다.

본 발명의 일 실시예에 따르면, 두 개의 반주기 위상 비교기들(217, 218)이 조합 로직으로 구현된다. 각각의 위상 비교기에서 사용되는 조합 로직은 각각의 위상 비교기로의 상이한 탭 입력들에 대하여 요구되는 특정한 처리에 기초하여 달라진다. 반주기 위상 비교기(218)를 위해 사용되는 조합 로직의 일례가 입력 tap<1> 및 tapn<17>에 대하여 도 5에 제공된다. 조합 로직은 tap<17> 또는 tapn<17>의 (n) 상승 에지를 tapn<0> 또는 tap<0>의 (n+1) 상승 에지와 함께 처리함으로써 최초의 시동을 보장하도록 기능한다. 이 실시예에서, 입력들(221)은 (n+1) 상승 에지가 검출된 후에 신호의 0인 부분 동안에 반주기 위상 비교기 기능에 인가된다. 이 실시예에서, 커스텀(custom) 3상태 버퍼들(502, 504)이 초기화 프로그래밍으로 반주기 위상 비교기(218)를 인에이블(enable)하는 데 활용되고, NAND 게이트(506)가 프로그램 가능한 초기화 기능을 인에이블하는 데 사용된다. PU, PUn, 트리거 및 PD 신호들을 통해 전하 펌프들(208)의 전하 펌프 조건들을 제어하도록 반주기 위상 비교기들(218)의 출력들이 초기화 네트워크(216a, b)에 인가된다. 전하 펌프(208)에는 세 가지 조건들, 즉 최대, 중간 또는 최소 전하 펌프값 중 하나가 제공되어 원하는 고정된 목표값에 최초의 지연이 가까워지도록 돕고, 이에 의해 대기 상태들 동안에 저역 통과 필터(212)를 프리차징(precharging)한다. 예컨대, 초기화는 공급, 접지, 또는 공급 및 접지 모두를 인가하여 중간값을 낳는다. 반주기 위상 비교기(218) 내에 제공되는 로직은 왜소한 오형성된 펄스들을 제거하고, 고정된 조건으로의 정확한 제어 전압 천이(transition)를 보장한다. 다시, 반주기 위상 비교기(217)는 약간 상이한 로직 구성으로 입력 tapn<1> 및 tap<17>을 가질 것이다.

그 대신, 로직은 3 이상의 신호의 위상 비교가 수행되도록 재구성될 수 있다. 현재의 예는 위상 비교기들에 인가되는 두 신호의 두 세트, 즉 tap<1> 및 tapn<17>과 tapn<1> 및 tap<17>을 나타내어 총 네 개의 차동 신호를 포괄하지만, 4개의 추가적인 신호를 포괄하도록 입력 tap<2> 및 tapn<18>과 tapn<2> 및 tap<18>과 함께 다른 세트의 DPFD가 동시에 사용될 수 있다.

DLL 네트워크(280)의 반파장 지연선(202)으로의 차동 입력을 사용하는 이점은 추가된 지연선 잡음의 감소, 무작위 요소 지연 부정합이 축적된 탭 오류의 감소 및 지연선 전력 소실의 감소이다. 본 발명의 이중 PFD 시스템(250)은 DLL 오프셋 측정 속도의 증가, 제어 전압 리플의 감소 및 불평형 보상의 간편한 수단을 제공한다. 프로그램 가능한 전하 펌프 전류들은 수신기 영상 또는 송신기 측파대(sideband) 저지 측정값들로 시스템 레벨에서 DLL 오프셋을 조정하는 수단을 제공한다.

도 3은 본 발명에 따라 형성된 합성기를 활용하는 통신 장치 송수신기를 도시한다. 합성기(300)는 송신 및 수신 경로들(302, 304)에서의 사용을 위한 직교 LO 신호(113)의 생성을 위해 FEQG(112)에 차동 2상태 직접 디지털 변조된 신호원(110)을 제공하는 DDM(120)을 포함한다.

동작시에, 본 발명의 다양한 실시예들에 따라 형성되고 동작하는 주파수 생성기는 차동 신호를 변환하는 수단을 다중 대역 동작을 위해 차동 직교 주파수 확장된 신호에 제공한다. 이는 입력 신호원을 변조하여 변조된 구형파 LO 신호를 송신 또는 수신 모드 중 하나에서 사용하기 위한 DDS(100)의 일부로서 주파수 확장 생성기(112)에 제공함으로써 이루어진다. 본 발명에 따른 방법은 또한 동기된 DLL 조건을 유지하면서 입력 신호의 주파수 체배를 가능하게 한다.

도 4는 신호(110)와 같은 차동 신호를 신호(113)와 같은 직교 신호로 변환하기 위한 흐름도(400)를 도시한다. 본 방법은 402에서 에지 인코딩된 직접 디지털 변조된 신호를 생성하고 404에서 여기에 분수 지연들을 인가함으로써 시작한다. 분수 지연된 신호는 반주기 오프셋들에서 태핑되고(406), 반주기 오프셋 태핑된 신호들은 408에서 위상 비교된다. 이후 위상 비교 측정값들은 전하 펌프들을 제어하는 데 사용되고, 이로부터 제어 전압이 프로그래밍된다(410). 제어 전압(214)은 분수 지연들을 제어하는 데 사용된다.

체배 기능(240)이 분수 지연된 신호(220)에 적용되어(414) 주파수 확장된 직교 출력을 생성한다. 오프셋들은 416에서 바람직하게는 차동 입력 및 직교 출력 모두에서 프로그래밍되어(260) 송수신기 결함 보상을 제공한다.

도 6은 주파수를 4배만큼 증가시키도록 펄스 생성 및 합산을 제공하는 AND OR 네트워크의 형태로 주파수 확장 직교 생성 조합 로직(240)을 구현하는 예를 도시한다. 조합 로직(240)은 FEQG(112)에 주파수 확장 기능을 제공한다. 이 구현예에서, 분수 지연된 신호들(220)의 전체 세트(이는 직접 디지털 변조기(120)에 의해 여기에 적용된 위상 변조를 가졌고 도 1의 제어기(106)의 프로그래밍을 가졌음)는 위상 편이(shift)된 펄스들 및 위상 편이되지 않은 펄스들의 세트를 주파수 확장 조합 로직 블록(240) 내의 AND 게이트들(602)에 제공한다. 반파 지연된 신호들(220)은 AND 게이트들(602)에 인가되어 OR 게이트들(604)로 합산되는 펄스들을 생성하며, 이는 주파수 확장 출력 신호(I, In)(242)를 생성한다. I 신호는 입력 주파수의 4배이고 0도의 위상 오프셋을 가지는 한편, In 신호는 입력 주파수의 4배이고 I로부터 180도의 차동 오프셋을 갖는다. 도시되지 않았지만, 편이된 지연들에 의한 유사한 로직이 입력의 4배이고 90도의 위상 오프셋을 갖는 출력 신호 Q 및 입력의 4배이고 270도의 위상 오프셋을 갖는 출력 신호 Qn을 생성할 것이다.

에지 변조는 차동 직교 출력 신호(113)의 하나 이상의 펄스에 흡수되고, 이러한 펄스는 흡수되지 않았을 경우 50% 듀티 사이클인 신호의 높은 부분(상승 에지부터 하강 에지까지) 또는 낮은 부분(하강 에지부터 상승 에지까지)이다. 제어기 블록(106) 내로 SPI 프로그래밍을 통해 제어되는 변조 인코딩이 신호들(111a 및 111b) 상에 적용되고 출력 신호들(110a 및 110b)에 대해 듀티 사이클 네트워크(114)에 적용된다. 따라서, 변조 인코딩은 위상 비교기들(218, 217)에 의해 처리되지 않는 시간 지연 오프셋 신호들(220)의 상승 및 하강 에지들에 적용된다. 변조 인코딩이 위상 비교기들(218 및 217)에 의해 처리된 반주기 지연된 입력 신호들(221)의 에지들에 적용되는 경우, 도 1에 도시된 제어기(106)로부터 저역 통과 필터 블록(108)으로의 신호에 의해 블랭킹(blanking)이 제공된다.

도 6을 다시 참조하면, 입력 신호 tap<1> 및 tapn<17>은 신호 tap<1>의 제2 하강 에지 상에 적용되는 변조 입력을 나타낸다. 이러한 인코딩된 에지 시간 편이는 tap<1> 신호의 모든 후속 에지들 상에 적용되고, 반주기 편이된 tapn<17> 신호의 제2 상승 에지 상에서 시작한다. DLL이 tap<1> 및 tapn<17>이 정확하게 동기되도록 지연 오프셋을 제공하였다고 가정하면, 인코딩이 적용되기 전과 후의 모든 상승 에지가 정렬된다. 따라서, 반파 위상 비교기(217 또는 218)는 tap<1> 및 tapn<17>과 연관된 상승 에지들에 대해 오프셋 오차를 갖지 않을 것이다. 시간 편이된 신호는 DLL 제어 전압 신호에서 천이(transit) 없이 반주기 위상 비교기를 통해 처리할 것이다.

하강 에지들을 사용하여 반주기 위상 비교기를 통해 신호 tapn<1> 및 tap<17>을 처리하는 경우 유사한 결과가 나타난다. 상승 에지 처리를 사용하는 대안적인 반주기 위상 비교기는 직접 디지털 변조 인코딩에 의해 생성되는 부정확한 위상 비교기 오차를 제거하도록 블랭킹될 것이다. 추가적인 대안적인 반주기 위상 비교기 네트워크는 입력 신호 tap<1> 및 tapn<17>과 tapn<1> 및 tap<17>의 세트들 둘 다에 대한 상승 및 하강 에지들의 조합을 사용할 것이며, 여기서 블랭킹은 적어도 tapn<1> 및 tap<17> 상승 에지 및 tap<1> 및 tapn<17> 하강 에지 처리 반주기 위상 비교기 네트워크들 상에 적용된다.

도 7을 참조하면, 대안적인 위상 주파수 검출기(PFD)(700)가 도시된다. 반주기 위상 비교기(218)의 대안적인 구현예는 동기화된 입력 스위칭 네트워크를 통해 평형 보상(balanced compensation)을 제공한다. 이러한 실시예는 반주기 위상 비교기와 연관된 전하 펌프들의 업/다운 신호들의 지연 차이들을 극복하는 데 사용될 수 있다. 3상태 인버터 버퍼 또는 다중화기 신호 선택 네트워크(706)를 반주기 위상 비교기(218)에 대한 입력 및 출력으로서 사용함으로써, PFD의 리셋 피드백(704) 및 토글링(toggling) D 플립플롭(702)을 통해 동기화된 스위칭이 달성된다. 스위칭 기능은 PFD 입력 신호가 위상 동기에 근접하는 경우(이는 위상 동기 루프 시스템(280)이 동기된 것으로 간주되는 때에 일어남)에 인에이블된다.

따라서, 조합 로직(240)과 함께 분수 파 DLL 네트워크(280)를 통해 직접 디지털 변조된 차동 신호(110)를 차동 직교 2상태 구형파 출력 신호(113)로 변환할 수 있는 주파수 확장 직교 생성기(112)가 제공되었다. 원하는 경우, 프로그램 가능한 조정값이 포함되어, 프로그램 가능한 차동 및 직교 지연 오프셋(260)을 통해 시스템적인 DLL 오프셋 및 무작위 지연선 부정합 오차들을 극복하도록 도울 수 있다. 상태 머신이 사용되어 반주기 위상 비교기를 초기화하고 반주기 지연 이외의 잘못된 동기를 방지한다.

본 발명의 분수 파 DLL 네트워크(280)는 감소된 잡음, 전력 소실 및 지연 오차의 감소된 무작위 부정합 축적이라는 장점들을 제공한다. 두 개의 반주기 위상 비교기들의 PFD 시스템 및 전하 펌프들을 활용하는 것은 DLL 동작 주파수의 2배인 오프셋 갱신 속도로 제어 신호 리플의 감소를 제공한다. 프로그램 가능한 전하 펌프의 사용은, 감소된 지연 동기 루프 시간 및 감소된 동기 루프 제어 신호 리플을 달성하기 위한 적응적인 동기 시간 외에도 향상된 DLL 시스템적 오프셋 정정을 제공한다. 그 결과는 프로그램 가능한 성능 개선 능력을 갖는 직교 생성 및 주파수 확장 기능이다.

필요한 경우, 추가적인 잡음 향상 및 감소된 전력 소실을 위해 버퍼 지연 요소들 대신 인버터 지연 요소들이 대안적으로 사용될 수 있다. DLL 시스템에 대한 대안적인 지연선 네트워크는 전체 1/4 주기의 분수 지연을 갖는 직렬 접속된 지연 버퍼들의 직교 세트일 것이다. DDM 신호원은 4개의 직교 입력 신호들(110)을 제공할 것이고, 4개의 직렬 지연선들 각각은 1/4 주기의 길이일 것이다. 그 결과는 두 개의 병렬 반주기 지연선들과 동일한 수의 전체 지연 요소들 및 탭 출력들이다. 이는 신호원(120)이 지연 오프셋 신호들(220)을 직접 제공하는 한계까지 계속될 수 있다.

500 MHz 내지 4 GHz의 차동 직교 구형파 출력 신호로 변환되는 500 MHz 내지 1 GHz의 차동 입력 신호에 관하여 기술되었으나, 주파수 확장 직교 생성은 x4를 넘어 x8 및 x16까지 UWB 응용에 적합한 16 GHz의 출력 주파수들로 확장될 수 있다. 모든 송수신기 기능들에 걸쳐 보상이 적용될 수 있는 시스템 레벨에서의 자동화된 신호 품질 조정값들이 또한 본 발명의 주파수 생성을 사용하여 달성될 수 있다. 앞서 언급한 바처럼, 도 2의 지연선(202) 및 위상 비교기(218)는 또한 1.5 주기 로직과 같은 분수 로직(fractional logic)을 제공하도록 구성될 수 있다. 하강 에지 처리가 상승 에지 처리 대신 사용될 수 있다.

프로그램 가능한 지연들이 도 6의 블록(604)에 대한 입력 및 블록들(602)로부터의 펄스 신호 출력 각각에 삽입될 수 있다. 이들은 서로에 대해 펄스 생성 네트워크 내의 임의의 결합을 보상할 것이다.

본 발명의 이상의 설명에 비추어, 본 발명은 하드웨어, 소프트웨어, 또는 하드웨어 및 소프트웨어의 조합으로 실현될 수 있음을 인식해야 한다. 본 발명에 대한 신호 처리 송수신기 최적화를 위한 방법 및 시스템은 하나의 컴퓨터 시스템에서 중앙화된 방식으로 실현되거나, 또는 몇몇 상호 접속된 컴퓨터 시스템들에 걸쳐 상이한 요소들이 분산되는 분산형 방식으로 실현될 수 있다. 임의의 종류의 컴퓨터 시스템, 또는 본 명세서에 기술된 방법들을 수행하기 위해 적응된 다른 장치가 적합하다. 하드웨어 및 소프트웨어의 통상적인 조합은 컴퓨터 프로그램을 갖는 범용 컴퓨터 시스템일 수 있고, 이러한 컴퓨터 프로그램은 로딩 및 실행시에 컴퓨터 시스템을 제어하여 컴퓨터 시스템이 본 명세서에 기술된 방법들을 수행하도록 한다.

본 발명은 또한 컴퓨터 프로그램 제품에 내장될 수 있고, 이는 본 명세서에 기술된 방법들의 구현을 가능하게 하는 모든 특징들을 포함하며, 컴퓨터 시스템에 로딩되는 경우 이러한 방법들을 수행할 수 있다. 본 맥락에 있어서 컴퓨터 프로그램 또는 애플리케이션(application)은 명령어들의 세트의 임의의 언어, 코드 또는 표기법(notation)으로 된 임의의 표현을 의미하며, 이러한 명령어들은 직접적으로, 또는 a) 다른 언어, 코드 또는 표기법으로의 변환 및 b) 상이한 물체 형태로의 복제 중 하나 또는 모두 이후에 특정한 기능을 수행하기 위한 정보 처리 능력을 갖는 시스템을 야기하도록 의도된 것이다.

또한, 이상의 설명은 예시하고자 하는 것이고, 이하의 청구항들에서 제시되는 것을 제외하면 어떤 방식으로도 본 발명을 제한하고자 하는 것이 아니다.

Claims

합성기로서,
차동 2상태 직접 디지털 변조된 신호원을 생성하는 직접 디지털 변조기(Direct Digital Modulator; DDM);
상기 DDM에 결합된 분수 파(fractional wave) 차동 지연 동기 루프(Delay Lock Loop; DLL) - 상기 DLL은 전압 제어 분수 파 차동 지연선 네트워크와 함께 이중 위상 주파수 검출기(Dual Phase Frequency Detector; DPFD)를 활용하여 시간 오프셋 신호들을 생성하고, 상기 시간 오프셋 신호들은 자신에게 적용되는 에지 변조를 가짐 - ;
상기 시간 오프셋 신호들을 수신하고 차동 직교 주파수 확장된 2상태 구형파 출력 신호를 생성하기 위한, 상기 DLL에 결합된 주파수 체배기(frequency multiplier)
를 포함하는 합성기.
제1항에 있어서,
상기 분수 파 지연선은 직렬 접속된 지연 요소들로 구성되는 두 개의 병렬 지연선을 포함하는 합성기.
제2항에 있어서,
상기 분수 파 지연선은 반파장 지연선을 포함하는 합성기.
제3항에 있어서,
상기 반파장 지연선은 임의의 16개의 직렬 접속된 지연 요소들 사이에 반 사이클 지연을 제공하는 합성기.
제1항에 있어서,
상기 DPFD는 지연선 제어 전압을 제어하기 위한 위상 측정값들을 제공하는 합성기.
제5항에 있어서,
상기 DPFD에 의해 제공되는 상기 위상 측정값들에 응답하여, 상기 제어 전압을 생성하는 제1 및 제2 전하 펌프들을 더 포함하는 합성기.
제1항에 있어서,
상기 분수 파 지연 동기 루프는 (1/2+M)/N개의 동등한 지연 단계들(M=0,1,2,... 및 N=1,2,3,4,...)로 구성된 반파장 복합 지속 기간 및 M개의 차동 파장을 포함하는 지연선을 포함하는 합성기.
제1항에 있어서,
상기 시간 오프셋 신호의 상기 에지 변조는 상기 차동 직교 출력 신호의 하나 이상의 펄스에 흡수되고, 상기 펄스는 흡수되지 않았을 경우 50% 듀티 사이클인 신호의 높은 부분(상승 에지부터 하강 에지까지) 또는 낮은 부분(하강 에지부터 상승 에지까지)인 합성기.
제1항에 있어서,
상기 DPFD는, 상기 전압 제어 분수 파 차동 지연선 네트워크로부터의 반주기 지연된 입력 신호들을 비교하고 대안적인 시간 지연된 오차 신호들을 생성하는 두 개의 병렬 반주기 위상 비교기를 포함하고,
상기 두 개의 병렬 위상 검출기 네트워크의 하나의 위상은 상기 반주기 지연된 입력 신호들 중 하나의 에지 변조 부분 동안에 블랭킹(blank)되는 합성기.
제6항에 있어서,
상기 DLL은 상기 DPFD에 결합된 초기화 네트워크를 더 포함하고,
상기 초기화 네트워크는 상기 제1 및 제2 전하 펌프들의 전하 펌프 조건들을 제어하는 합성기.
주파수 확장 직교 생성기(Frequency Extension Quadrature Generator; FEQG)로서,
차동 구형파 입력을 수신하고 시간 오프셋 출력들의 전체 세트 및 두 개의 차동 시간 오프셋 출력의 두 세트를 제공하는 복수의 지연 요소;
상기 두 세트의 차동 시간 오프셋 출력의 반주기 지연의 차동 오프셋을 비교하고 사이클 단위의 펄스 처리된 오차 신호 출력들을 제공하기 위한 두 세트의 에지 처리 위상 주파수 검출기(Phase Frequency Detector; PFD);
상기 펄스 처리된 출력들을 수신하고, 그에 응답하여 프로그램 가능한 오차 전류 펄스 조정값을 생성하는 제1 및 제2 전하 펌프들;
상기 제1 및 제2 전하 펌프들에 결합되고, 상기 복수의 지연 요소의 지연을 제어하기 위한 제어 전압을 생성하는 저역 통과 필터; 및
상기 시간 오프셋 출력들의 전체 세트를 수신하고 차동 직교 주파수 확장된 출력 신호를 생성하는 조합 로직
을 포함하는 주파수 확장 직교 생성기.
제11항에 있어서,
상기 제1 및 제2 전하 펌프들은 프로그램 가능한 충전 및 방전 전류들의 4개의 독립적인 비트로 구현되어 시스템 결함들을 보상하는 주파수 확장 직교 생성기.
제11항에 있어서,
상기 제1 및 제2 전하 펌프들은 충전 및 방전 전류값들을 위 또는 아래로 함께 또는 동기화하여 프로그래밍되어 시스템 결함들을 보상하는 주파수 확장 직교 생성기.
제11항에 있어서,
상기 제1 및 제2 전하 펌프들에 디더링(dithering)이 적용되는 주파수 확장 직교 생성기.
제11항에 있어서,
차동 및 직교 출력 신호 품질을 조정하기 위한 프로그램 가능한 차동 및 직교 지연 오프셋을 더 포함하는 주파수 확장 직교 생성기.
통신 장치를 위한 주파수 생성기 시스템으로서,
차동 2상태 신호를 생성하는 신호원 생성기; 및
상기 차동 2상태 신호를 수신하고, 차동 직교 2상태 신호를 생성하는 주파수 확장 생성기(FEQG)
를 포함하고,
상기 FEQG는,
상기 차동 2상태 신호를 수신하고 분수 태핑된(fractionally tapped) 차동 출력을 생성하는 전압 제어 지연선(Voltage Controlled Delay Line; VCDL);
상기 VCDL에 결합된 위상 비교기;
상기 위상 비교기에 결합된 전하 펌프(Charge Pump; CP);
상기 전하 펌프에 결합된 저역 통과 필터(Low Pass Filter; LPF) - 상기 LPF는 상기 VCDL에 제어 전압을 다시 제공하여 상기 분수 태핑된 차동 출력의 지연 시간을 제어함 - ; 및
상기 분수 태핑된 신호들을 차동 직교 주파수 확장된 2상태 신호로 변환하기 위한 체배기 기능
을 포함하는 주파수 생성기 시스템.
제16항에 있어서,
상기 차동 직교 2상태 신호들은 상기 통신 장치의 수신 모드 및 송신기 모드 동작 중 적어도 하나를 위한 믹서들에 제공되는 주파수 생성기 시스템.
제17항에 있어서,
상기 통신 장치는 배터리로 구동되는 핸드헬드(hand-held) 통신 장치인 주파수 생성기 시스템.
제16항에 있어서,
상기 통신 장치는 상기 차동 직교 2상태 신호를 활용하여 다중 대역 동작을 제공하는 주파수 생성기 시스템.
제16항에 있어서,
상기 FEQG는 x1, x2, 또는 x4 주파수 확장을 위한 조합 로직을 포함하는 주파수 생성기 시스템.
제16항에 있어서,
상기 지연선 및 위상 비교기는 분수 주기 로직을 제공하도록 구성되는 주파수 생성기 시스템.
주파수 신호를 생성하는 방법으로서,
직접 디지털 변조된 차동 신호를 생성하는 단계;
상기 직접 디지털 변조된 차동 신호에 분수 지연들을 적용하여 분수 지연된 신호를 생성하는 단계;
상기 분수 지연된 신호를 태핑하여 복수의 지연 오프셋 신호를 생성하는 단계;
상기 복수의 지연 오프셋 신호를 위상 비교함으로써 위상 비교된 측정값들을 제공하는 단계;
상기 위상 비교된 측정값들에 기초하여 제어 전압을 생성하는 단계 - 상기 제어 전압은 상기 적용 단계에서 사용되는 상기 분수 지연들을 제어함 - ; 및
상기 분수 지연된 신호를 체배(multiply)하여 주파수 확장된 차동 직교 신호를 생성하는 단계
를 포함하는 주파수 신호 생성 방법.
제22항에 있어서,
상기 차동 직교 신호 내의 오프셋들을 프로그래밍하는 단계를 더 포함하는 주파수 신호 생성 방법.