KR102000235B1 - 지연 고정 루프 - Google Patents

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Abstract

본 발명은 클럭 신호를 고정시키는 지연 고정 루프에 관한 것이다. 본 발명에 따른 지연 고정 루프는, 외부 클럭 신호를 지연시켜서 위상차가 서로 다른 복수개의 지연 클럭 신호들과 1개의 내부 클럭 신호를 출력하는 지연부; 상기 복수개의 지연 클럭 신호들 중 2개의 지연 클럭 신호들을 입력하고, 상기 2개의 지연 클럭 신호들의 위상차에 따른 제1 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 1차 고정시키는 1차 고정부; 및 상기 복수개의 지연 클럭 신호들 중 첫번째 지연 클럭 신호와 마지막 지연 클럭 신호의 위상차에 따른 제2 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 세밀하게 고정시키는 2차 고정부를 구비한다.

Description

지연 고정 루프{Delay locked loop}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히 클럭 신호를 고정시키는 지연 고정 루프에 관한 것이다.
SDRAM(Synchronous Dynamic Random Access Memory)과 같이 내부 클럭 신호를 사용하는 반도체 장치는 내부에서 이동하는 모든 신호들을 상기 내부 클럭 신호에 동기되어 처리된다. 이 때, 상기 내부 클럭 신호는 상기 반도체 장치로 입력되는 외부 클럭 신호와 위상이 일치하여야 한다. 이와 같이, 반도체 장치의 내부에서 사용되는 내부 클럭 신호의 위상을 외부 클럭 신호의 위상과 일치시키기 위하여 지연 고정 루프(Delay Locked Loop)를 사용한다. 지연 고정 루프는 외부 클럭 신호가 반도체 장치와 같은 제어 회로를 갖는 장치에 입력될 때 지연 시간이 발생하게 되는데, 이러한 지연 시간을 제어하여 내부 클럭 신호의 위상을 외부 클럭 신호의 위상에 일치시키기 위해 사용된다.
지연 고정 루프가 제어 회로를 갖는 장치에 구비될 때, 하모닉 락(harmonic lock)과 고정 실패 현상이 발생할 수 있다. 특히, 다중 지연 클럭 신호들이 필요할 때, 마지막 다중 클럭 신호가 기준 클럭 신호의 2 주기 또는 3 주기 뒤에 고정될 수가 있으며, 이 경우에 다중 지연 클럭 신호들 사이에 지연량이 늘어나게 되어 원하는 주파수보다 낮은 주파수의 클럭 신호가 발생되는 하모닉 락 현상이 발생할 수 있다.
본 발명은 클럭 신호를 빠르게 고정시키며, 하모닉 락과 고정 실패 현상을 방지하는 지연 고정 루프를 제공하기 위한 것이다.
상기 과제를 해결하기 위하여 본 발명은,
지연 고정 루프에 있어서, 외부 클럭 신호를 지연시켜서 위상차가 서로 다른 복수개의 지연 클럭 신호들과 1개의 내부 클럭 신호를 출력하는 지연부; 상기 복수개의 지연 클럭 신호들 중 2개의 지연 클럭 신호들을 입력하고, 상기 2개의 지연 클럭 신호들의 위상차에 따른 제1 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 1차 고정시키는 1차 고정부; 및 상기 복수개의 지연 클럭 신호들 중 첫번째 지연 클럭 신호와 마지막 지연 클럭 신호의 위상차에 따른 제2 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 세밀하게 고정시키는 2차 고정부를 구비하는 지연 고정 루프를 제공한다.
바람직하기는, 상기 지연부의 입력단에 연결되며, 상기 1차 고정부와 상기 2차 고정부로부터 상기 지연부로 입력되는 신호를 전하 적분을 통해 만들어 주는 캐패시터를 더 구비한다.
상기 1차 고정부는, 상기 입력되는 2개의 지연 클럭 신호들의 위상들을 비교하고, 그 위상차를 검출하는 초기 위상차 검출부; 및 상기 초기 위상차 검출부와 상기 2차 고정부 사이에 연결되며, 상기 초기 위상차 검출부가 상기 입력되는 2개의 지연 클럭 신호들의 위상들을 비교할 때는 상기 제1 제어 전압을 홀드시키고, 상기 초기 위상차 검출부의 비교 결과 상기 2개의 지연 클럭 신호들의 위상차가 상기 1차 고정 조건에 도달하지 못하면 상기 제1 제어 전압을 소정 레벨 하강시키는 전압 조절부를 구비할 수 있다.
상기 전압 조절부는, 상기 초기 위상차 검출부의 출력 신호와 스타트 신호(STR)가 입력되고, 상기 스타트 신호가 인액티브(inactive) 상태이면 상기 2차 고정부를 비활성화시키고, 상기 스타트 신호가 액티브(active) 상태이면 상기 1차 고정부를 활성화시키며, 상기 스타트 신호와 상기 초기 위상차 검출부의 출력 신호를 조합하여 출력 신호를 출력하는 논리신호 조합부; 및 상기 논리신호 조합부와 상기 캐패시터 사이에 연결되며, 상기 스타트 신호와 상기 논리신호 조합부의 출력 신호가 입력되고, 상기 스타트 신호가 인액티브 상태이면 상기 캐패시터를 프리차지시키고, 상기 스타트 신호가 액티브 상태이면 상기 입력되는 2개의 지연 클럭 신호들의 위상차가 상기 1차 고정 조건에 도달하기 전까지 상기 논리신호 조합부의 출력 신호에 응답하여 상기 제1 제어 전압을 하강 및 홀드시키는 스위칭부를 구비할 수 있다.
상기 초기 위상차 검출부의 일 실시형태는, 상기 2개의 지연 클럭 신호들 중 제1 지연 클럭 신호의 라이징 에지(rising edge)에 의해 펄스 신호를 생성하고, 상기 제2 지연 클럭 신호의 라이징 에지에 의해 상기 펄스 신호를 중지시키는 펄스 조합부; 상기 펄스 신호와 상기 펄스 신호의 반전 신호를 출력하는 차동부; 상기 펄스 신호의 펄스 주기를 2배로 증가시키는 분주부; 및 상기 분주부의 출력 신호에 의해 제어되어 상기 차동부에서 출력되는 2개의 신호들의 위상들을 비교하는 비교부를 구비할 수 있다.
상기 비교부는, 상기 분주부에서 출력되는 신호를 지연시켜서 복수개의 제어 신호들을 출력하는 다중 제어 신호 발생부; 상기 다중 제어 신호 발생부로부터 출력되는 복수개의 제어 신호들에 응답하여 상기 차동부로부터 출력되는 신호들을 적분하는 전류 적분기; 및 상기 전류 적분기에서 출력되는 2개의 신호들의 위상들을 비교하고, 그 결과를 상기 초기 위상차 검출부의 출력 신호로써 출력하는 비교기를 구비할 수 있다.
상기 초기 위상차 검출부의 다른 실시형태는, 상기 2개의 지연 클럭 신호들 중 제1 지연 클럭 신호의 라이징 에지에 의해 펄스 신호를 생성하고, 상기 제2 지연 클럭 신호의 라이징 에지에 의해 상기 펄스 신호를 중지시키는 펄스 조합부; 상기 펄스 신호와 상기 펄스 신호의 반전 신호를 출력하는 차동부; 상기 펄스 신호의 펄스 주기를 4배로 증가시키는 분주부; 및 상기 분주부의 출력 신호에 의해 제어되어 상기 신호 변환부에서 출력되는 2개의 신호들의 위상들을 비교하는 비교부를 구비할 수 있다.
상기 비교부는, 상기 분주부에서 출력되는 신호들을 논리 조합하여 복수개의 제어 신호들을 출력하는 다중 제어 신호 발생부; 상기 다중 제어 신호 발생부로부터 출력되는 복수개의 제어 신호들에 응답하여 상기 차동부로부터 출력되는 신호들을 적분하는 전류 적분기; 및 상기 전류 적분기에서 출력되는 2개의 신호들의 위상들을 비교하고, 그 결과를 상기 초기 위상차 검출부의 출력 신호로써 출력하는 비교기를 구비할 수 있다.
본 발명에 따르면, 지연 고정 루프는 1차 고정부와 2차 고정부를 구비한다. 1차 고정부는 지연 고정 루프로부터 출력되는 내부 클럭 신호를 1차적으로 고정시키며, 2차 고정부가 상기 내부 클럭 신호를 최종적으로 고정시킨다.
이와 같이, 1차 고정부가 내부 클럭 신호1차 고정시킴으로써 내부 클럭 신호는 안정적으로 빠르게 고정되며, 그에 따라 하모닉 락(harmonic lock)과, 고정 실패 현상도 방지된다.
또한, 1차 고정부는 입력되는 2개의 클럭 신호들 중 하나의 라이징 에지(rising edge)와 다른 하나의 라이징 에지에 의해 출력 클럭 신호를 생성한다. 이와 같이, 1차 고정부는 입력되는 2개의 클럭 신호들의 라이징 에지를 이용하여 클럭 신호를 생성하기 때문에, 입력되는 클럭 신호들의 듀티 사이클이 변하더라도 그에 관계없이 내부 클럭 신호는 안정적으로 고정될 수가 있다.
도 1은 본 발명에 따른 지연 고정 루프의 블록도이다.
도 2는 도 1에 도시된 지연부로 입력되는 제어 전압의 파형도이다.
도 3은 도 1에 도시된 1차 고정부의 블록도이다.
도 4는 도 3에 도시된 일부 신호들의 파형도이다.
도 5는 도 3에 도시된 전압 조절부의 회로도이다.
도 6은 도 3에 도시된 초기 위상차 검출부의 제1 실시예에 따른 블록도이다.
도 7은 도 6에 도시된 펄스 조합부의 회로도이다.
도 8은 도 6에 도시된 차동부의 회로도이다.
도 9는 도 6에 도시된 전류 적분기의 회로도이다.
도 10은 도 6에 도시된 신호들의 파형도이다.
도 11은 도 3에 도시된 초기 위상차 검출부의 제2 실시예에 따른 블록도이다.
도 12는 도 11에 도시된 전류 적분기의 회로도이다.
도 13은 도 11에 도시된 신호들의 파형도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 지연 고정 루프의 블록도이다. 도 1을 참조하면, 지연 고정 루프(101)는 지연부(111), 멀티플렉서(multiplexer)(121), 캐패시터(capacitor)(150), 1차 고정부(131) 및 2차 고정부(141)를 구비한다.
지연부(111)는 외부 클럭 신호(CLK_REF)가 입력되고, 상기 외부 클럭 신호(CLK_REF)를 지연시켜서 위상이 서로 다른 복수개의 지연 클럭 신호들(CLK0■CLKm)을 출력한다. 복수개의 지연 클럭 신호들(CLK0■CLKm)은 외부 클럭 신호(CLK_REF)에 대해 360도 이내의 위상들을 갖는 것이 바람직하다. 지연부(111)는 복수개의 지연 클럭 신호들(CLK0■CLKm) 중 첫번째 지연 클럭 신호(CLK0)와 마지막 지연 클럭 신호(CLKm)를 2차 고정부(141)로 전송한다. 지연부(111)는 복수개의 인버터들(미도시)을 구비하여 외부 클럭 신호(CLK_REF)를 지연시킬 수 있다. 지연부(111)는 1차 고정부(131)와 2차 고정부(141)에서 출력되는 제1 제어 전압(VCTRL1) 및 제2 제어 전압(VCTRL)을 받아서 복수개의 지연 클럭 신호들(CLK0■CLKm)의 지연 시간 즉, 위상들을 조정한다.
멀티플렉서(121)는 지연부(111)와 1차 고정부(131) 사이에 연결된다. 멀티플렉서(121)는 지연부(111)로부터 출력되는 복수개의 지연 클럭 신호들(CLK0∼CLKm)가 입력되고, 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)을 선택하여 1차 고정부(131)로 전송하고, 1개의 내부 클럭 신호(CLKO)를 선택하여 외부로 출력한다. 내부 클럭 신호(CLKO)는 복수개의 지연 클럭 신호들(CLK0∼CLKm) 중 하나가 선택된다. 복수개의 지연 클럭 신호들(CLK0∼CLKm)의 수가 m개이고, 상기 2개의 지연 클럭 신호들(CLKIN1,CLKIN2) 중 하나가 k번째 지연 클럭 신호라고 할 때, 다른 하나의 지연 클럭 신호는 (k + m/2) 번째에 해당하는 클럭 신호이다. 예컨대, 상기 k번째 지연 클럭 신호가 첫번째 클럭 신호(CLK0)일 경우, 상기 (k + m/2) 번째의 지연 클럭 신호는 중간에 위치하는 지연 클럭 신호에 해당한다. 여기서, m은 위상의 개수이고 k는 0∼(m/2)의 정수를 가진다. 지연 클럭 신호들(CLKIN,CLKIN2)을 CLK(k)와 CLK(k+m/2)로 설정함으로써 두 지연 클럭 신호들의 위상차가 주기의 50%를 초과하는 순간 첫번째 지연 클럭 신호(CLK0)와 마지막 지연 클럭 신호(CLKm)는 2차 고정 조건에 아주 근접하게 된다.
캐패시터(150)는 지연부(111)의 입력단에 연결된다. 즉, 캐패시터(150)는 지연부(111)의 입력단과 접지단(GND) 사이에 연결된다. 캐패시터(150)는 전하 적분을 통해 지연부(111)로 입력되는 제1 제어 전압(VCTRL1)과 제2 제어 전압(VCTRL2)을 만들어 준다.
1차 고정부(131)는 멀티플렉서(121)에 연결된다. 1차 고정부(131)는 멀티플렉서(121)로부터 출력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)이 입력되고, 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차에 따른 제1 제어 전압(VCTRL1)을 출력한다. 제1 제어 전압(VCTRL1)은 지연부(111)로 제공되어 내부 클럭 신호(CLKO)를 1차 고정시킨다. 또한, 1차 고정부(131)는 스타트 신호(STR)가 입력되고, 스타트 신호(STR)가 액티브(active)될 때 내부 클럭 신호(CLKO)를 1차 고정시키는 1차 고정 작업을 수행한다. 1차 고정부(131)는 스타트 신호(STR)가 액티브되면, 2차 고정부(141)를 비활성화시켜서 지연부(111)와 캐패시터(150)가 2차 고정부(141)에 의해 제어되는 것을 방지한다.
2차 고정부(141)는, 복수개의 지연 클럭 신호들(CLK0∼CLKm) 중 첫번째 지연 클럭 신호(CLK0)와 마지막 지연 클럭 신호(CLKm)의 위상차에 따른 제2 제어 전압(VCTRL2)을 출력한다. 2차 고정부(141)는 제2 제어 전압(VCTRL2)을 지연부(111)에 제공하여 내부 클럭 신호(CLKO)를 세밀하게 고정시킨다. 즉, 2차 고정부(141)에 의해 내부 클럭 신호(CLKO)는 최종적으로 고정된다. 2차 고정부(141)는 1차 고정부(131)에서 출력되는 전압 인에이블 신호(CP_EN)(CP_EN에 의해 제어된다. 즉, 2차 고정부(141)는 전압 인에이블 신호(CP_EN)(CP_EN)가 인액티브일 때 비활성화되고, 전압 인에이블 신호(CP_EN)(CP_EN)가 액티브될 때 활성화되어 내부 클럭 신호(CLKO)를 미세하게 고정시킨다.
상술한 바와 같이, 지연 고정 루프(101)는 1차 고정부(131)를 구비함으로써, 지연 고정 루프(101)로부터 외부로 출력되는 내부 클럭 신호(CLKO)를 1차적으로 고정시키며, 이어서, 2차 고정부(141)에 의해 최종적으로 고정시킨다. 따라서, 내부 클럭 신호(CLKO)는 안정적으로 빠르게 고정되며, 또한, 하모닉 락(harmonic lock)과, 고정 실패 현상도 방지된다. 뿐만 아니라, 1차 고정부(131)로 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 듀티 사이클이 변하더라도 내부 클럭 신호(CLKO)는 안정적으로 고정된다.
도 2는 도 1에 도시된 지연부(111)로 입력되는 제어 전압(VCTRL)의 파형도이다. 도 2를 참조하면, 초기에 스타트 신호(STR)가 액티브(active)되면, 1차 고정부(131)는 제1 제어 전압(VCTRL1)을 캐패시터(150)로 공급하여 캐패시터(150)를 전원 전압 레벨로 프리차지(precharge)시킨다. 이어서, 캐패시터(150)는 소정 레벨 방전되고, 제1 제어 전압(VCTRL1)이 홀드(hold)된 상태에서 1차 고정부(131)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 검출하여 1차 고정 조건에 도달하였는지 여부를 확인한다. 여기서, 상기 위상차를 비교하는 동안에는 상기 위상차가 변하면 안되기 때문에 제1 제어 전압(VCTRL1)은 일정한 상태로 홀드(hold)된다. 상기 위상차 검출 결과, 상기 1차 고정 조건에 도달하였으면, 2차 고정부(141)가 활성화되어 내부 클럭 신호(CLKO)를 최종적으로 고정시킨다. 만일, 상기 위상차 확인 결과 상기 위상차가 상기 1차 고정 조건에 도달하지 않으면, 1차 고정부(131)는 상기 1차 고정 조건에 도달할 때까지, 캐패시터(150)를 소정 레벨 방전시켜서 제1 제어 전압(VCTRL))을 홀드시킨 상태에서 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 검출하는 과정을 반복한다. 이 같은 과정 때문에 제1 제어 전압(VCTRL1)은 1차 고정 구간에서 계단 파형으로 하강한다.
도 3은 도 1에 도시된 1차 고정부(131)의 블록도이다. 도 3을 참조하면, 1차 고정부(131)는 초기 위상차 검출부(311)와 전압 조절부(321)를 구비한다.
초기 위상차 검출부(311)는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)이 입력된다. 초기 위상차 검출부(311)는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상을 비교하여 그 위상차를 검출한다. 초기 위상차 검출부(311)는 상기 위상차를 나타내는 출력 신호들(COMP_OUT)과 제어 신호(DN_EN)를 출력한다.
전압 조절부(321)는 초기 위상차 검출부(311)와 2차 고정부(141)에 연결된다. 전압 조절부(321)는 초기 위상차 검출부(311)로부터 출력되는 신호들(COMP_OUT,DE_EN)과 스타트(STR) 신호가 입력되고, 제1 제어 전압(VCTRL1)과 전압 인에이블 신호(CP_EN)를 출력한다. 전압 조절부(321)는 초기 위상차 검출부(311)가 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상을 비교할 때는 제1 제어 전압(VCTRL1)을 일정한 레벨로 홀드시키고, 초기 위상차 검출부(311)의 비교 결과 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차가 1차 고정 조건에 도달하지 못하면 제1 제어 전압(VCTRL1)을 소정 레벨 하강시킨다.
전압 조절부(321)로부터 출력되는 전압 인에이블 신호(CP_EN)는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차가 1차 고정 조건에 도달하기 전까지 2차 고정부(141)를 비활성화시킨다.
도 4는 도 3에 도시된 일부 신호들의 파형도이다. 도 4를 참조하면, 초기에 스타트 신호(STR)가 로우(low) 레벨로 인액티브 상태일 때, 제1 제어 전압(VCTRL1)은 캐패시터(150)를 프리차지시키고, 스타트 신호(STR)가 액티브되면 1차 고정 조건에 도달하기 전까지 하강 및 홀드를 반복하며, 1차 고정 조건에 도달하면 전압 인에이블 신호(CP_EN)가 하이(high) 레벨로 액티브되어 제1 제어 전압(VCTRL1)은 낮은 전압 레벨로 고정 유지된다.
도 5는 도 3에 도시된 전압 조절부(321)의 회로도이다. 도 5를 참조하면, 전압 조절부(321)는 논리신호 조합부(510)와 스위칭부(520)를 구비한다.
논리신호 조합부(510)는 초기 위상차 검출부(311)의 출력 신호들(COMP_OUT,DN_EN)과 스타트 신호(STR)가 입력되고, 전압 인에이블 신호(CP_EN)와 스위칭 제어 신호(P1)를 출력한다. 논리신호 조합부(510)는 스타트 신호(STR)가 로우 레벨로써 인액티브(inactive) 상태이면 전압 인에이블 신호(CP_EN)를 로우 레벨로써 인액티브시켜서 2차 고정부(141)를 비활성화시킨다. 논리신호 조합부(510)는 스타트 신호(STR)와 초기 위상차 검출부(311)의 출력 신호들(COMP_OUT,DN_EN)을 조합하여 스위칭 제어 신호(P1)를 출력한다. 이 후에 내부 클럭 신호(CLKO)가 1차 고정되면, 전압 인에이블 신호(CP_EN)를 하이 레벨로 활성화시킨다.
논리신호 조합부(510)는 2개의 낸드 게이트(NAND gate)들(511,512), 인버터(514) 및 앤드 게이트(AND gate)(513)를 구비한다. 낸드 게이트(512)는 스타트 신호(STR)와 낸드 게이트(511)의 출력 신호를 부정 논리곱하여 출력한다. 인버터(514)는 낸드 게이트(512)의 출력 신호를 반전시켜서 전압 인에이블 신호(CP_EN)로써 출력한다. 낸드 게이트(511)는 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)와 낸드 게이트(512)의 출력 신호를 부정 논리곱하여 출력한다. 앤드 게이트(513)는 낸드 게이트(511)의 출력 신호를 반전시킨 신호와 초기 위상차 검출부(311)의 출력 신호(DN_EN)를 논리곱하여 스위칭 제어 신호(P1)로써 출력한다.
스위칭부(520)는 논리신호 조합부(510)와 캐패시터(150) 사이에 연결된다. 스위칭부(520)는 스타트 신호(STR)와 스위칭 제어 신호(P1)가 입력되고, 전압 인에이블 신호(CP_EN)와 제1 제어 전압(VCTRL1)을 출력한다. 스위칭부(520)는 스타트 신호(STR)가 로우 레벨로 인액티브 상태이면 캐패시터(150)를 프리차지시키고, 스타트 신호(STR)가 하이 레벨로 액티브된 상태에서 스위칭 제어 신호(P1)에 응답하여 제1 제어 전압(VCTRL1)을 하강 및 홀드시킨다.
스위칭부(520)는 1개의 PMOS 트랜지스터(521)와 3개의 NMOS 트랜지스터들(522∼524)을 구비한다. PMOS 트랜지스터(521)와 NMOS 트랜지스터들(522∼524)은 전원 전압(VDD)과 접지단(GND) 사이에서 직렬로 연결된다. PMOS 트랜지스터(521)의 소오스에는 전원 전압(VDD)이 인가되고, 게이트에는 스타트 신호(STR)가 인가된다. 따라서, PMOS 트랜지스터(521)는 스타트 신호(STR)가 로우 레벨로 인액티브 상태일 때 턴온되어 전원 전압(VDD)을 캐패시터(150)로 전달하여 캐패시터(150)를 프리차지시킨다. NMOS 트랜지스터(524)는 그의 게이트에 바이어스 전압(Vb)이 인가되어 항상 온(on) 상태로 유지된다. NMOS 트랜지스터(523)는 그의 게이트에 스타트 신호(STR)가 인가되어, 스타트 신호(STR)가 하이 레벨로 액티브되면 턴온된다. NMOS 트랜지스터(522)는 그의 게이트에 스위칭 제어 신호(P1)가 하이 레벨로 액티브되면 턴온되어 캐패시터(150)를 방전시켜서 제1 제어 전압(VCTRL1)을 소정 레벨 하강시킨다.
전압 조절부(321)의 전체적인 동작은 다음과 같다.
스타트 신호(STR)는 지연 고정 루프(101)의 동작 활성화 신호로 사용된다. 로우 레벨에서는 PMOS 트랜지스터(521)는 도통되고 NMOS 트랜지스터(523)는 차단된다. 그로 인해, 제1 제어 전압(VCTRL1)은 전원 전압(VDD)으로 프리차지되고 지연부(111)는 최소 지연을 가지게 된다. 지연부(111)가 최소 지연을 가지게 되면서 초기 위상차 검출부(311)로 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차가 한 주기의 50% 이하가 되어 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)는 하이 레벨을 유지한다. 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)가 하이 레벨을 유지하는 동안 초기 위상차 검출부(311)의 출력 신호(DN_EN)에 의해서 NMOS 트랜지스터(522)가 턴온되지만, NMOS 트랜지스터(523)가 턴오프(turn-off) 상태이므로 제1 제어 전압(VCTRL1)에 영향을 주지 않는다. 그리고, 전압 인에이블 신호(CP_EN)는 로우 레벨로 유지되어 2차 고정부(141)를 비활성화 상태로 만든다. 스타트 신호(STR)가 로우 레벨에서 하이 레벨로 액티브되면 PMOS 트랜지스터(521)는 턴오프되고 NMOS 트랜지스터(523)는 턴온되면서 1차 고정 작업이 시작된다. 전압 인에이블 신호(CP_EN)는 1차 고정부(131)의 래치 구조에 의해서 상태가 유지되고, 제1 제어 전압(VCTRL1)은 NMOS 트랜지스터(522)의 상태에 따라서 전압 하강 또는 홀드 상태가 된다. NMOS 트랜지스터(522)의 상태는 초기 위상차 검출부(311)의 출력 신호들(COMP_OUT, DN_EN)에 의해서 결정된다. 초기 위상차 검출부(311)로 입력되는 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차가 1차 고정 조건에 도달하지 못하면 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)는 하이 레벨을 유지하고, 초기 위상차 검출부(311)의 출력 신호(DN_EN)에 의해서 NMOS 트랜지스터(522)가 턴온된다. 초기 위상차 검출부(311)로 입력되는 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 비교할 때는 제1 제어 전압(VCTRL1)은 홀드되고, 상기 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 변화시킬 때는 도통된 NMOS 트랜지스터들(522,523)을 통해 캐패시터(150)가 방전되어 제1 제어 전압(VCTRL1)은 하강한다. 제1 제어 전압(VCTRL1)이 초기 위상차 검출부(311)의 출력 신호(DN_EN)에 의해서 점차적으로 하강되어 1차 고정 조건에 도달하면 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)가 로우 레벨로 되어 NMOS 트랜지스터(522)는 턴오프되고 전압 인에이블 신호(CP_EN)(CP_EN)는 하이 레벨로 된다. 이 후에는 전압 인에이블 신호(CP_EN)에 의해서 2차 고정부(141)가 활성화되어 캐패시터(150)의 전압은 오직 2차 고정부(141)에 의해 제어되어 2차 고정 작업이 진행된다.
도 6은 도 3에 도시된 초기 위상차 검출부(311)의 제1 실시예에 따른 블록도이다. 도 6을 참조하면, 초기 위상차 검출부(311)는 펄스 조합부(611), 차동부(621), 분주부(631), 및 비교부(641)를 구비한다.
펄스 조합부(611)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2) 중 제1 지연 클럭 신호(CLKIN1)의 라이징 에지(rising edge)에 의해 펄스 신호(PC_OUT)를 생성하고, 제2 지연 클럭 신호(CLKIN2)의 라이징 에지에 의해 상기 펄스 신호(PC_OUT)를 중지시킨다. 즉, 도 10에 도시된 바와 같이, 제2 지연 클럭 신호(CLKIN2)가 전원 전압 레벨(VDD)로 상승할 때 펄스 신호(PC_OUT)가 전원 전압(VDD) 레벨로 상승하고, 제1 지연 클럭 신호(CLKIN1)가 전원 전압(VDD) 레벨로 상승할 때 펄스 신호(PC_OUT)는 접지 전압(GND) 레벨로 하강한다. 즉, 제1 지연 클럭 신호(CLKIN1)의 라이징 에지와 제2 지연 클럭 신호(CLKIN2)의 라이징 에지 사이의 길이만큼 펄스 신호(PC_OUT)의 펄스폭이 결정된다.
차동부(621)는 펄스 조합부(611)에 연결된다. 차동부(621)는 펄스 조합부(611)로부터 출력되는 1개의 펄스 신호(PC_OUT)가 입력되고, 상기 펄스 신호(PC_OUT)에 동기되어 출력되는 신호(SDCO)와 상기 신호(SDCO)의 반전 신호인 신호(SDCOB)를 출력한다.
분주부(631)는 펄스 조합부(621)에 연결된다. 분주부(621)는 펄스 조합부(621)로부터 출력되는 펄스 신호(PC_OUT)의 주기를 2배로 증가시킨다.
비교부(641)는 차동부(621)와 분주부(631)에 연결된다. 비교부(641)는 분주부(631)의 출력 신호들(Q,QB)에 의해 제어되어 차동부(621)에서 출력되는 2개의 신호들(SDCO,SDCOB)의 펄스폭을 적분하여 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 검출한다. 비교부(641)는 전류 적분기(642), 다중 제어 신호 발생부(643) 및 비교기(644)를 구비한다.
다중 제어 신호 발생부(643)는 2개의 지연기들(643a,643c), 인버터(643b) 및 앤드 게이트(643d)를 구비한다. 지연기(653a)는 분주부(631)에서 출력되는 클럭 신호(Q)를 지연시켜서 클럭 신호(CLKI)로써 출력한다. 인버터(643b)는 클럭 신호(CLKI)를 반전시켜서 클럭 신호(CLKIB)를 출력한다. 지연기(643c)는 반전된 클럭 신호(CLKIB)를 지연시켜서 비교기(644)로 전송한다. 앤드 게이트(643d)는 분주부(631)로부터 출력되는 클럭 신호(QB)와 비교기(644)로부터 출력되는 신호를 논리곱하여 전압 인에이블 신호(DN_EN)로써 출력한다.
전류 적분기(642)는 다중 제어 신호 발생부(643)로부터 출력되는 2개의 클럭 신호들(CLKI,CLKIB)과 전압 인에이블 신호(DN_EN)에 의해 제어되어 입력되는 신호들(SDCO,SDCOB)을 적분하여 출력한다. 전류 적분기(642)에 대해서는 도 9를 통하여 상세히 설명하기로 한다.
비교기(644)는 전류 적분기(642)로부터 출력되는 신호들(VOP,VOM)의 전압들을 비교하고, 상기 비교 결과를 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)로써 출력한다.
상술한 바와 같이, 초기 위상차 검출부(311)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2) 중 제1 지연 클럭 신호(CLKIN1)의 라이징 에지에 의해 펄스 신호(PC_OUT)를 액티브시키고, 제2 지연 클럭 신호(CLKIN2)의 라이징 에지에 의해 펄스 신호(PC_OUT)를 인액티브시킨다. 따라서, 1차 고정부(도 3의 131)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 듀티 사이클의 변화에 관계없이 안정적으로 동작할 수가 있다.
도 7은 도 6에 도시된 펄스 조합부(611)의 회로도이다. 도 6을 참조하면, 펄스 조합부(611)는 제1 지연 클럭 신호(CLKIN1)가 입력되는 상승부(711,712,721,722), 제2 지연 클럭 신호(CLKIN2)가 입력되는 하강부(713,731,732), 및 버퍼(741)를 구비한다.
상승부(711,712,721,722)는 인버터(711), 인버터 체인(712), 및 2개의 PMOS 트랜지스터들(721,722)을 구비한다. 상승부(711,712,721,722)는 제1 지연 클럭 신호(CLKIN1)가 전원 전압(VDD) 레벨로 상승할 때, 이를 감지하여 전원 전압(VDD)을 버퍼(741)로 출력한다. 따라서, 펄스 신호(PC_OUT)는 접지 전압(GND) 레벨에서 전원 전압(VDD) 레벨로 상승한다.
하강부(713,731,732)는 인버터 체인(713) 및 2개의 NMOS 트랜지스터들(731,732)을 구비한다. 하강부(713,731,732)는 제2 지연 클럭 신호(CLKIN2)가 전원 전압(VDD) 레벨로 상승할 때, 이를 감지하여 접지 전압(GND)을 버퍼(741)로 출력한다. 따라서, 펄스 신호(PC_OUT)는 전원 전압(VDD) 레벨에서 접지 전압(GND) 레벨로 하강한다.
따라서, 제1 지연 클럭 신호(CLKIN1)의 라이징 에지와 제2 지연 클럭 신호(CLKIN2)의 라이징 에지 사이의 길이만큼 펄스 신호(PC_OUT)의 펄스폭이 결정된다.
버퍼(741)는 입력되는 신호를 버퍼링하여 출력한다.
도 8은 도 6에 도시된 차동부(621)의 회로도이다. 도 8을 참조하면, 차동부(621)는 버퍼부(811)와 반전부(812)를 구비한다.
버퍼부(811)는 입력되는 펄스 신호(PC_OUT)를 버퍼링하여 출력한다. 버퍼부(811)는 우수개의 인버터들을 구비할 수 있다.
반전부(812)는 입력되는 펄스 신호(PC_OUT)를 반전시켜서 출력한다. 반전부(812)는 기수개의 인버터들을 구비할 수 있다.
따라서, 차동부(621)로부터 출력되는 펄스 신호들(SDCO,SDCOB)은 서로 180도의 위상차를 갖는다.
도 9는 도 6에 도시된 전류 적분기(642)의 회로도이다. 전류 적분기(642)는 복수개의 PMOS 트랜지스터들(911∼917)과 복수개의 NMOS 트랜지스터들(921∼926)을 구비하며, 신호들(SDCO,SDCOB,CLKI,CLKIB,RST)이 입력되고, 출력 신호들 (VOP,VOM)을 발생한다. 노드(OP)에는 신호(SDC_OUT)의 하이(high) 구간을 적분한 전하가 저장되고, 노드(OM)에는 신호(SDCOB)의 로우(low) 구간을 적분한 전하가 저장된다. 클럭 신호(CLKI)가 하이 구간일 때 노드(OP)의 적분값은 출력단(VOP)으로 노드(OM)의 적분값은 출력단(VOM)으로 전달된다. 클럭 신호(CLKI)가 로우가 되면 클럭 신호(CLKIB)가 하이로 되어 노드들(OP,OM)의 적분값은 접지전압(GND) 레벨로 낮아지고, 출력단들(VOP,VOM)의 적분값은 그대로 유지된다. 그리고 출력단들(VOP,VOM)의 적분값은 리셋 신호(RST)에 의해 리셋된다.
도 6과 도 9를 참조하면, 비교기(644)는 전류 적분기(642)로부터 출력되는 적분값들(VOP,VOM)을 입력하고, 다중 제어 신호 발생부(643)로부터 출력되는 신호(COMP_CLK)의 라이징 에지에 동기되어 적분값들(VOP,VOM)을 비교하고, 그 결과를 출력 신호(COMP_OUT)로써 출력한다. 비교기(644)는 상기 비교가 종료되면 신호(COMP_END)을 하이 레벨로 만들고, 다중 제어 신호 발생부(643)의 출력 신호(COMP_CLK)가 다시 로우 레벨로 되면 신호(COMP_END)를 다시 로우 레벨로 만든다.
도 10은 도 6에 도시된 신호들의 파형도이다. 도 10에 도시된 바와 같이, 클럭 신호(CLKI)는 신호(DN_EN)신호와 하이 구간이 겹쳐 적분에 오류가 발생하지 않도록 위상 검출부의 출력 신호(PC_OUT)의 주기를 2배로 늘린 신호(Q)를 소정 시간만큼 지연시킨 클럭을 이용한다. 클럭 신호(CLKI)가 로우 레벨로 되면 적분값은 전류 적분기(642)로부터 출력되는 적분값들(VOP,VOM)은 홀드된다. 홀드된 적분값들(VOP,VOM)은 비교기(644)에서 안전하게 비교되기 위해 홀드되는 순간 비교하지 않고 클럭 신호(CLKIB)를 지연시켜서 생성되는 신호(COMP_CLK)를 이용하여 전류 적분기(642)의 적분값들(VOP,VOM)을 비교한다. 상기 적분값들(VOP,VOM)이 비교기(644)에서 비교되면 신호(COMP_END)가 하이 레벨로 되고, 신호(COMP_END)와 신호(QB)를 논리곱(ANDing)하여 생성된 신호(DN_EN)를 이용하여 하이 레벨에서 전류 적분기(642)의 적분값들(VOP,VOM)을 리셋시킨다. 결과적으로, 초기 위상차 검출부(311)는 적분(INTEGRATE), 홀드(HOLD), 비교(COMPARE), 리셋(RESET)을 한 주기로 반복하면서 입력되는 지연 클럭 신호들(CLKIN1,CLKIN2)의 위상차를 검출하게 된다.
도 11은 도 3에 도시된 초기 위상차 검출부(311)의 제2 실시예에 따른 블록도이다. 도 11을 참조하면, 초기 위상차 검출부(311)는 펄스 조합부(1111), 차동부(1121), 분주부(1131), 및 비교부(1141)를 구비한다.
펄스 조합부(1111)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2) 중 제1 지연 클럭 신호(CLKIN1)의 라이징 에지(rising edge)에 의해 펄스 신호(PC_OUT)를 생성하고, 제2 지연 클럭 신호(CLKIN2)의 라이징 에지에 의해 펄스 신호(PC_OUT)를 중지시킨다. 즉, 도 13에 도시된 바와 같이, 제1 지연 클럭 신호(CLKIN1)가 전원 전압(VDD) 레벨로 상승할 때 펄스 신호(PC_OUT)가 전원 전압(VDD) 레벨로 상승하고, 제2 지연 클럭 신호(CLKIN2)가 전원 전압(VDD) 레벨로 상승할 때 펄스 신호(PC_OUT)는 접지 전압(GND) 레벨로 하강한다. 즉, 제1 지연 클럭 신호 (CLKIN1)의 라이징 에지와 제2 지연 클럭 신호(CLKIN2)의 라이징 에지 사이의 길이만큼 펄스 신호(PC_OUT)의 펄스폭이 결정된다.
차동부(1121)는 펄스 조합부(1111)에 연결된다. 차동부(1121)는 펄스 조합부(1111)로부터 출력되는 펄스 신호(PC_OUT)에 동기되는 펄스 신호(SDCO)와 펄스 신호(PC_OUT)이 반전된 신호(SDCOB)를 출력한다.
분주부(1131)는 펄스 조합부(1111)에 연결된다. 분주부(1131)는 펄스 조합부(1111)로부터 출력되는 펄스 신호(PC_OUT)의 주기를 4배로 증가시킨다. 분주부(1131)는 펄스 신호(PC_OUT)의 주기를 4배로 증가시키기 위하여 3개의 하프 분주기들(1131a∼1131c)을 구비할 수 있다.
비교부(1141)는 차동부(1121)와 분주부(1131)에 연결된다. 비교부(1141)는 분주부(1131)의 출력 신호들에 의해 제어되어 차동부(1121)에서 출력되는 2개의 신호들(SDCO,SDCOB)의 위상들을 비교하여 그 위상차를 검출한다. 비교부(1141)는 전류 적분기(1142), 다중 제어 신호 발생부(1143) 및 비교기(1144)를 구비한다.
다중 제어 신호 발생부(1143)는 3개의 앤드 게이트들(1143a∼1143c)을 구비할 수 있다. 앤드 게이트(1143a)는 제1 분주기(1131a)의 출력 신호와 제2 분주기(1131b)의 출력 신호를 논리곱하여 생성된 클럭 신호(CLKI)를 전류 적분기(1142)로 전송한다. 앤드 게이트(1143b)는 제2 분주기(1131b)의 출력 신호와 제3 분주기(1131c)의 출력 신호를 논리곱하여 신호(DN_EN)를 출력한다. 앤드 게이트(1143c)는 제2 분주기(1131b)의 출력 신호와 제3 분주기(1131c)의 출력 신호를 논리곱 및 반전시켜서 생성된 클럭 신호를 비교기(1144)로 전송한다.
전류 적분기(1142)는 다중 제어 신호 발생부(1143)로부터 출력되는 신호들에 의해 제어되어 차동부(1121)로부터 전송되는 신호들(SDCO,SDCOB)을 적분하여 출력한다. 전류 적분기(1142)에 대해서는 도 12를 통하여 상세히 설명하기로 한다.
비교기(144)는 전류 적분기(1142)로부터 출력되는 신호들(VOP,VOM)의 전압들을 비교하고, 상기 비교 결과를 초기 위상차 검출부(311)의 출력 신호(COMP_OUT)로써 출력한다.
도 11에 도시된 초기 위상차 검출부(311)는 도 6에 도시된 초기 위상차 검출부(311)와 기능은 동일하지만 입력 클럭 신호들(CLKIN1,CLKIN2)의 4주기에 걸쳐 적분, 홀드, 비교, 리셋이 수행되는 점이 다르다. 이와 같이, 도 11에 도시된 초기 위상차 검출부(311)의 위상차 비교는 입력 클럭 신호들(CLKIN1,CLKIN2)의 n주기를 가진다. 이 때 n은 2 이상의 정수이다.
따라서, 1차 고정부(131)는 입력되는 2개의 지연 클럭 신호들(CLKIN1,CLKIN2)의 듀티 사이클의 변화에 관계없이 안정적으로 동작할 수가 있다.
도 12는 도 11에 도시된 전류 적분기(1142)의 회로도이다. 도 12를 참조하면, 전류 적분기(1142)는 복수개의 PMOS 트랜지스터들(1211∼1217)과 복수개의 NMOS 트랜지스터들(1221∼1230)을 구비한다. 전류 적분기(1142)는 입력 클럭 신호들(CLKIN1,CLKIN2)의 3주기 이상의 비교 주기를 가지는 초기 위상차 검출부(311)에 사용될 수 있다. 도 12에 도시된 전류 적분기(1142)는 도 9에 도시된 전류 적분기(642)와 동작이 유사하므로 중복 설명을 생략하기로 한다.
도 13은 도 11에 도시된 신호들의 파형도이다. 도 13에 도시된 바와 같이, 초기 위상차 검출부(311)는 적분, 홀드, 비교, 리셋이 입력 클럭 신호들(CLKIN1,CLKIN2)의 4주기를 가지고 있다. 따라서, 1차 고정부(도 1의 131)의 1차 고정 구간(도 2 참조)은 적분, 홀드, 비교, 리셋이 입력 클럭 신호들(CLKIN1,CLKIN2)의 4주기를 가지기 때문에 시간이 더 길어진다. 결론적으로, 상기 1차 고정 구간에 의해 입력되는 2 클럭 신호들(CLKIN1,CLKIN2)의 듀티 사이클에 관계없이 내부 클럭 신호(도 1의 CLKO)를 1차 고정시킴으로써 하모닉 락, 고정실패 현상이 방지된다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (13)

  1. 지연 고정 루프에 있어서,
    외부 클럭 신호를 지연시켜서 위상차가 서로 다른 복수개의 지연 클럭 신호들을 출력하는 지연부;
    상기 복수개의 지연 클럭 신호들 중 2개의 지연 클럭 신호들을 입력하고, 상기 2개의 지연 클럭 신호들의 위상을 비교하며, 상기 2개의 지연 클럭 신호들의 위상차에 따른 제1 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 1차 고정시키는 1차 고정부; 및
    상기 복수개의 지연 클럭 신호들 중 첫번째 지연 클럭 신호와 마지막 지연 클럭 신호의 위상차에 따른 제2 제어 전압을 상기 지연부에 제공하여 상기 내부 클럭 신호를 세밀하게 고정시키는 2차 고정부;를 포함하고,
    상기 1차 고정부는 상기 2개의 지연 클럭 신호들의 위상을 비교할 때 상기 제1 제어 전압의 레벨을 홀드시키고, 비교 결과 위상차가 1차 고정 조건에 도달하지 못하는 경우 상기 제1 제어 전압의 레벨을 하강시키며,
    상기 1차 고정부는 상기 2개의 지연 클럭 신호들의 위상차가 상기 1차 고정 조건에 도달하기 전까지 상기 2차 고정부를 비활성화시키는 것을 특징으로 하는 지연 고정 루프.
  2. 제1항에 있어서,
    상기 지연부와 상기 1차 고정부 사이에 연결되며, 상기 지연부로부터 출력되는 복수개의 지연 클럭 신호들이 입력되고, 상기 2개의 지연 클럭 신호들을 선택하여 상기 1차 고정부로 전송하고, 상기 복수개의 지연 클럭 신호들 중 하나를 내부 클럭 신호로써 외부로 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  3. 제1항에 있어서,
    상기 복수개의 지연 클럭 신호들의 수가 m개이고, 상기 1차 고정부로 입력되는 2개의 지연 클럭 신호들 중 하나가 k번째 지연 클럭 신호라고 할 때, 다른 지연 클럭 신호는 (k + m/2) 번째에 해당하는 클럭 신호인 것을 특징으로 하는 지연 고정 루프.
  4. 제1항에 있어서,
    상기 지연부의 입력단에 연결되며, 상기 1차 고정부와 상기 2차 고정부로부터 상기 지연부로 입력되는 신호의 노이즈를 필터링하는 캐패시터를 더 구비하는 것을 특징으로 하는 지연 고정 루프.
  5. 제4항에 있어서, 상기 1차 고정부는,
    초기에 상기 캐패시터를 프리차지시키고, 이어서 상기 캐패시터를 소정 레벨 방전시켜서 상기 제1 제어 전압을 홀드시킨 상태에서 상기 입력되는 2개의 지연 클럭 신호들의 위상차를 검출하여 1차 고정 조건에 도달하였는지 여부를 확인하는 것을 특징으로 하는 지연 고정 루프.
  6. 제5항에 있어서, 상기 1차 고정부는,
    상기 위상차 확인 결과 상기 위상차가 상기 1차 고정 조건에 도달하지 않으면, 상기 1차 고정 조건에 도달할 때까지, 상기 캐패시터를 소정 레벨 방전시켜서 상기 제1 제어 전압을 홀드시킨 상태에서 상기 입력되는 2개의 지연 클럭 신호들의 위상차를 검출하는 과정을 반복하는 것을 특징으로 하는 지연 고정 루프.
  7. 제4항에 있어서, 상기 1차 고정부는,
    상기 입력되는 2개의 지연 클럭 신호들의 위상들을 비교하고, 그 위상차를 검출하는 초기 위상차 검출부; 및
    상기 초기 위상차 검출부와 상기 2차 고정부 사이에 연결되며, 상기 초기 위상차 검출부가 상기 입력되는 2개의 지연 클럭 신호들의 위상들을 비교할 때는 상기 제1 제어 전압을 홀드시키고, 상기 초기 위상차 검출부의 비교 결과 상기 2개의 지연 클럭 신호들의 위상차가 상기 1차 고정 조건에 도달하지 못하면 상기 제1 제어 전압을 소정 레벨 하강시키는 전압 조절부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  8. 제7항에 있어서, 상기 전압 조절부는,
    상기 2개의 지연 클럭 신호들의 위상차가 1차 고정 조건에 도달하기 전까지 상기 2차 고정부를 비활성화시키는 것을 특징으로 하는 지연 고정 루프.
  9. 제7항에 있어서, 상기 전압 조절부는,
    상기 초기 위상차 검출부의 출력 신호와 스타트 신호(STR)가 입력되고, 상기 스타트 신호가 인액티브(inactive) 상태이면 상기 2차 고정부를 비활성화시키고, 상기 스타트 신호가 액티브(active) 상태이면 상기 2차 고정부를 활성화시키며, 상기 스타트 신호와 상기 초기 위상차 검출부의 출력 신호를 조합하여 출력 신호를 출력하는 논리신호 조합부; 및
    상기 논리신호 조합부와 상기 캐패시터 사이에 연결되며, 상기 스타트 신호와 상기 논리신호 조합부의 출력 신호가 입력되고, 상기 스타트 신호가 인액티브 상태이면 상기 캐패시터를 프리차지시키고, 상기 스타트 신호가 액티브 상태이면 상기 입력되는 2개의 지연 클럭 신호들의 위상차가 상기 1차 고정 조건에 도달하기 전까지 상기 논리신호 조합부의 출력 신호에 응답하여 상기 제1 제어 전압을 하강 및 홀드시키는 스위칭부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  10. 제7항에 있어서, 상기 초기 위상차 검출부는,
    상기 2개의 지연 클럭 신호들 중 제1 지연 클럭 신호의 라이징 에지(rising edge)에 의해 펄스 신호를 생성하고, 상기 제2 지연 클럭 신호의 라이징 에지에 의해 상기 펄스 신호를 중지시키는 펄스 조합부;
    상기 펄스 신호와 상기 펄스 신호의 반전 신호를 출력하는 차동부;
    상기 펄스 신호의 펄스 주기를 2배로 증가시키는 분주부; 및
    상기 분주부의 출력 신호에 의해 제어되어 상기 차동부에서 출력되는 2개의 신호들의 위상들을 비교하는 비교부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  11. 제10항에 있어서, 상기 비교부는,
    상기 분주부에서 출력되는 신호를 지연시켜서 복수개의 제어 신호들을 출력하는 다중 제어 신호 발생부;
    상기 다중 제어 신호 발생부로부터 출력되는 복수개의 제어 신호들에 응답하여 상기 차동부로부터 출력되는 신호들을 적분하는 전류 적분기; 및
    상기 전류 적분기에서 출력되는 2개의 신호들의 전압들을 비교하고, 그 결과를 상기 초기 위상차 검출부의 출력 신호로써 출력하는 비교기를 구비하는 것을 특징으로 하는 지연 고정 루프.
  12. 제7항에 있어서, 상기 초기 위상차 검출부는,
    상기 2개의 지연 클럭 신호들 중 제1 지연 클럭 신호의 라이징 에지에 의해 펄스 신호를 생성하고, 상기 제2 지연 클럭 신호의 라이징 에지에 의해 상기 펄스 신호를 중지시키는 펄스 조합부;
    상기 펄스 신호와 상기 펄스 신호의 반전 신호를 출력하는 차동부;
    상기 펄스 신호의 펄스 주기를 4배로 증가시키는 분주부; 및
    상기 분주부의 출력 신호에 의해 제어되어 상기 차동부에서 출력되는 2개의 신호들의 위상들을 비교하는 비교부를 구비하는 것을 특징으로 하는 지연 고정 루프.
  13. 제12항에 있어서, 상기 비교부는,
    상기 분주부에서 출력되는 신호들을 논리 조합하여 복수개의 제어 신호들을 출력하는 다중 제어 신호 발생부;
    상기 다중 제어 신호 발생부로부터 출력되는 복수개의 제어 신호들에 응답하여 상기 차동부로부터 출력되는 신호들을 적분하는 전류 적분기; 및
    상기 전류 적분기에서 출력되는 2개의 신호들의 전압들을 비교하고, 그 결과를 상기 초기 위상차 검출부의 출력 신호로써 출력하는 비교기를 구비하는 것을 특징으로 하는 지연 고정 루프.
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