CN105811971B - 基于计数器的可变频时钟源和fpga器件 - Google Patents

Abstract

本发明涉及一种基于计数器的可变频时钟源和FPGA器件，包括：时钟发生器，用于产生第一脉冲信号；计数器模块，用于根据设定的计数阈值对第一脉冲信号进行计数，每当输入的第一脉冲信号的脉冲个数达到设定的计数阈值时，输出一个第二脉冲信号；信号翻转电路，用于根据第二脉冲信号的脉冲进行信号翻转，产生向可变时钟源驱动的时钟驱动电路输出的时钟信号，计数器模块还用于，接收时钟驱动电路发送的用于指示时钟驱动电路工作负荷的反馈信号，并根据反馈信号调整设定的计数阈值，从而改变第二脉冲信号的占空比，进而改变时钟信号的频率。

Description

基于计数器的可变频时钟源和FPGA器件

技术领域

本发明涉及电力电子技术领域，尤其涉及一种基于计数器的可变频时钟源和FPGA器件。

背景技术

时钟源是用来提供频率稳定且电平匹配的方波时钟脉冲信号的装置，广泛的应用于各种数字电路系统中。

在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性可以对降低整个系统的功耗产生很大的影响。普通的可变频(可编程)时钟源通常由石英晶体振荡器和与非门组成的正反馈振荡电路组成。但是基于与非门组成的正反馈振荡电路，会存在组合逻辑的竞争与冒险，因此会有窄脉冲及毛刺的产生，组合逻辑电路的输出会出现瞬间的错误，因此电路性能不稳定。为避免门控时钟引起的毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。

另一种常用的时钟技术就是可变频率时钟。它根据系统性能要求，配置适当的时钟频率以避免不必要的功耗。可变频率时钟可以通过一般组合逻辑的选通器产生，通过选通信号输出一个特定的时钟频率。但是采用这种方法，时钟源的变频不够灵活，无法获得任意期望的频率输出，因而会引起不必要的功耗。

发明内容

本发明的目的是提供一种基于计数器的可变频时钟源和FPGA器件，通过对输入的高频时钟信号进行可灵活调整的分频，输出低速时钟，并对时钟驱动电路的CPU占用率(工作负荷)进行监控和反馈，进而调整分频参数，从而使得输出的低速时钟频率动态的满足时钟驱动电路的工作负荷，有效降低功耗。

第一方面，本发明实施例提供了一种基于计数器的可变频时钟源，所述时钟源包括：

时钟发生器，用于产生第一脉冲信号；其中，所述第一脉冲信号中，每两个相邻脉冲间的时间间隔为第一时间；

计数器模块，用于根据设定的计数阈值对所述第一脉冲信号进行计数，每当输入的第一脉冲信号的脉冲个数达到所述设定的计数阈值时，输出一个第二脉冲信号；

信号翻转电路，用于根据所述第二脉冲信号产生向所述可变时钟源驱动的时钟驱动电路输出的时钟信号，用以所述时钟驱动电路在所述时钟信号的驱动下进行工作；

所述计数器模块还用于，接收所述时钟驱动电路发送的用于指示所述时钟驱动电路工作负荷的反馈信号，并根据所述反馈信号调整所述设定的计数阈值，从而改变所述第二脉冲信号的占空比，进而改变所述时钟信号的频率。

在第一种可能的实现方式中，所述时钟发生器具体为：

由晶体振荡器和锁相环电路构成。

在第二种可能的实现方式中，所述计数器模块具体包括：脉冲计数单元、计数阈值设定单元、比较单元和反馈信号处理单元；

所述脉冲计数单元，用于对第一脉冲信号进行计数，输出第一计数值；

所述计数阈值设定单元，用于接收外部输入的第二计数值和计数调整值，并将所述第二计数值和所述计数调整值之和存储为所述计数阈值；

所述比较单元，用于对所述第一计数值和计数阈值进行比较，当所述第一计数值与所述计数阈值相等时，输出一个第二脉冲信号，并且，产生复位信号将所述脉冲计数单元的第一计数值进行重置；

所述反馈信号处理单元，用于接收所述反馈信号，根据所述反馈信号确定所述计数阈值的调整比例，根据所述调整比例调整所述计数阈值设定单元中存储的计数阈值。

结合第一方面或第二种可能的实现方式，在第三种可能的实现方式中，所述反馈信号处理单元包括预置的参数表；

所述根据所述反馈信号确定所述计数阈值的调整比例具体为：

所述反馈信号处理单元根据所述反馈信号，在所述参数表中查找，确定所述反馈信号对应的计数阈值的调整比例。

在第四种可能的实现方式中，所述信号翻转电路具体用于：

输出数字高电平信号或者数字低电平信号；

其中，每当所述信号翻转电路接收到第二脉冲信号的一个脉冲时，对所述信号翻转电路当前输出的数字高电平信号或者数字低电平信号的电平进行一次翻转，从而形成时钟信号；所述时钟信号具体为占空比为50％的脉冲信号。

第二方面，本发明实施例提供了一种FPGA器件，包括上述第一方面所述的可变频时钟源。

本发明实施例提供的基于计数器的可变频时钟源，采用计数器模块对时钟发生器产生的第一脉冲信号进行统计，当达到计数阈值时，输出一个第二脉冲信号；信号翻转电路根据第二脉冲信号的脉冲进行信号翻转，产生向时钟驱动电路输出的时钟信号，同时计数器模块接收时钟驱动电路发送的反馈信号，并根据反馈信号调整所述计数阈值，从而改变时钟源输出的时钟信号的频率。

附图说明

图1为本发明实施例提供的一种基于计数器的可变频时钟源的结构示意图；

图2为本发明实施例提供的计数器模块的结构示意图。

下面结合附图和实施例对本发明进行详细说明。

具体实施方式

图1为本发明实施例一提供的一种基于计数器的可变频时钟源的结构示意图。如图1所示，可变频时钟源包括：时钟发生器1、计数器模块2和信号翻转电路3。该变频时钟源用于向外部的时钟驱动电路4提供可变频的时钟信号。

其中，时钟驱动电路4可以具体为MCU、FPGA或其他电路。

时钟发生器1，用于产生第一脉冲信号；

其中，第一脉冲信号为高速的时钟信号，每两个相邻脉冲间的时间间隔为第一时间T1；

时钟发生器1具体可以由晶体振荡器和锁相环电路(PLL)构成。

计数器模块2，用于根据设定的计数阈值对第一脉冲信号进行计数，每当输入的第一脉冲信号的脉冲个数达到所述设定的计数阈值时，输出一个第二脉冲信号；

其中，第二脉冲信号的占空比，具体根据所设定的计数阈值而定。

信号翻转电路3，用于根据所述第二脉冲信号的脉冲进行信号翻转，产生向可变时钟源驱动的时钟驱动电路4输出的时钟信号，用以所述时钟驱动电路4在时钟信号的驱动下进行工作；

具体的，信号翻转电路3在未接收到脉冲信号时，恒定的输出数字高电平信号或者数字低电平信号；

每当信号翻转电路3接收到第二脉冲信号的一个脉冲时，对信号翻转电路3当前输出的数字高电平信号或者数字低电平信号的电平进行一次翻转，从而形成时钟信号；因为第二脉冲信号的每一个脉冲到前一个脉冲的延时都是相同的，因此时钟信号具体为占空比为50％的脉冲信号。

计数器模块2还用于，接收时钟驱动电路4发送的用于指示所述时钟驱动电路4工作负荷的反馈信号，并根据所述反馈信号调整设定的计数阈值，从而改变所述第二脉冲信号的占空比，进而改变所述时钟信号的频率。

在本发明中，计数器模块2所起的作用是至关重要的。

下面，对计数器模块2的一种具体的实现方式进行详细介绍。

如图2所示，计数器模块2包括：脉冲计数单元21、计数阈值设定单元22、比较单元23和反馈信号处理单元24。

脉冲计数单元21，用于对第一脉冲信号进行计数，输出第一计数值x；

所述计数阈值设定单元22，用于接收外部输入的第二计数值a和计数调整值b，并将第二计数值a和计数调整值b之和(a+b)存储为计数阈值；

其中第二计数值a可以是用户初始设置的分频值，而计数调整值b，可以是用户进行分频微调的输入信号值。例如在图1所示的示意图中，a＝2.5,b＝1。

通过设置计数调整值b，可以对第二计数值a加入额外的奇数个数或是半周期的信号，形成任意长度的脉冲宽度。

比较单元23，用于对第一计数值x和计数阈值(a+b)进行比较，当第一计数值x与计数阈值(a+b)相等时，输出一个第二脉冲信号，并且，产生复位信号reset将所述脉冲计数单元的第一计数值x进行重置(重置为0)；

其中，第二脉冲信号的占空比为1/[2(a+b)]。

比较单元23也可以具体采用计数器的方式，当计数器计满后，产生进位信号，从而可以利用该进位信号来表示计数值与设定的计数阈值相同。

反馈信号处理单元24，用于接收反馈信号select，根据反馈信号select确定计数阈值(a+b)的调整比例y，根据调整比例y调整计数阈值设定单元22中存储的计数阈值，将计数阈值调整为(a+b)’。

进一步的，在一个具体的实现方案中，反馈信号处理单元24中包括一个预置的参数表241；

反馈信号处理单元24根据反馈信号select，在参数表241中查找，确定反馈信号select对应的计数阈值(a+b)的调整比例y。

比如，在一个具体的例子中，反馈信号select为2bit数字信号。假设时钟驱动电路的CPU的占用率非常低的时候，select＝00，当占用率非常高的时候select＝11。

因此可以在参数表中设定：

当select＝00时，将计数阈值调整为可调整范围的最大值；

当select＝01时，将计数阈值调整为(a+b)’＝2(a+b)；

当select＝10时，不对计数阈值进行调整，即(a+b)’＝(a+b)；

当select＝11时，将计数阈值调整为可调整范围的最小值。

因此，在select＝00时，计数阈值被调整为最大值，利用计数阈值对第一脉冲信号进行分频后得到的第二脉冲信号的占空比为可调整范围内的最小值，因此基于这样的第二脉冲信号，输出的时钟信号的信号频率也被调整到可调整范围内的最小值。

如果需要更精确的调整，可以以更多比特位的select信号进行反馈控制即可。

本发明实施例提供的基于计数器的可变频时钟源，通过对输入的高频时钟信号进行可灵活调整的分频，输出低速时钟，并对时钟驱动电路的CPU占用率(工作负荷)进行监控和反馈，进而调整分频参数，从而使得输出的低速时钟频率动态的满足时钟驱动电路的工作负荷，有效降低功耗。该时钟源可以实现基于高频时钟输入信号下，多分频的低速时钟，并可以自由的改变输出的低速时钟的时钟频率。

本发明的基于计数器的可变频时钟源，可以在FPGA器件中实现。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于计数器的可变频时钟源，其特征在于，所述时钟源包括：

时钟发生器，用于产生第一脉冲信号；其中，所述第一脉冲信号中，每两个相邻脉冲间的时间间隔为第一时间；

计数器模块，用于根据设定的计数阈值对所述第一脉冲信号进行计数，每当输入的第一脉冲信号的脉冲个数达到所述设定的计数阈值时，输出一个第二脉冲信号；

信号翻转电路，用于根据所述第二脉冲信号的脉冲进行信号翻转，产生向可变频时钟源驱动的时钟驱动电路输出的时钟信号，用以所述时钟驱动电路在所述时钟信号的驱动下进行工作；

所述计数器模块还用于，接收所述时钟驱动电路发送的用于指示所述时钟驱动电路工作负荷的反馈信号，并根据所述反馈信号调整所述设定的计数阈值，从而改变所述第二脉冲信号的占空比，进而改变所述时钟信号的频率。

2.根据权利要求1所述的可变频时钟源，其特征在于，所述时钟发生器具体为：

由晶体振荡器和锁相环电路构成。

3.根据权利要求1所述的可变频时钟源，其特征在于，所述计数器模块具体包括：脉冲计数单元、计数阈值设定单元、比较单元和反馈信号处理单元；

所述脉冲计数单元，用于对第一脉冲信号进行计数，输出第一计数值；

所述计数阈值设定单元，用于接收外部输入的第二计数值和计数调整值，并将所述第二计数值和所述计数调整值之和存储为所述计数阈值；

所述比较单元，用于对所述第一计数值和计数阈值进行比较，当所述第一计数值与所述计数阈值相等时，输出一个第二脉冲信号，并且，产生复位信号将所述脉冲计数单元的第一计数值进行重置；

所述反馈信号处理单元，用于接收所述反馈信号，根据所述反馈信号确定所述计数阈值的调整比例，根据所述调整比例调整所述计数阈值设定单元中存储的计数阈值。

4.根据权利要求3所述的可变频时钟源，其特征在于，所述反馈信号处理单元包括预置的参数表；

所述根据所述反馈信号确定所述计数阈值的调整比例具体为：

所述反馈信号处理单元根据所述反馈信号，在所述参数表中查找，确定所述反馈信号对应的计数阈值的调整比例。

5.根据权利要求1所述的可变频时钟源，其特征在于，所述信号翻转电路具体用于：

输出数字高电平信号或者数字低电平信号；

其中，每当所述信号翻转电路接收到第二脉冲信号的一个脉冲时，对所述信号翻转电路当前输出的数字高电平信号或者数字低电平信号的电平进行一次翻转，从而形成时钟信号；所述时钟信号具体为占空比为50％的脉冲信号。

6.一种FPGA器件，其特征在于，所述FPGA器件包括上述权利要求1-5任一权项所述的可变频时钟源。