CN101136631A

CN101136631A - 频率合成器及其频率合成方法

Info

Publication number: CN101136631A
Application number: CNA2006100624072A
Authority: CN
Inventors: 周宁
Original assignee: SHENZHEN HAOYITONG SCIENCE AND TECHNOLOGY Co Ltd
Current assignee: SHENZHEN HAOYITONG SCIENCE AND TECHNOLOGY Co Ltd
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-05
Anticipated expiration: 2026-08-31
Also published as: CN101136631B

Abstract

本发明公开了一种频率合成器，该频率合成器包括PLL、环路滤波器及压控振荡器，所述频率合成器还包括微处理器及VCXO，所述VCXO与微处理器及PLL连接，所述微处理器控制所述VCXO的电压值，以微调本振的振荡频率，从而改变频率合成器输出的载波频率。本发明的频率合成器的频率输出，由调整微处理器控制VCXO的控制电压值，以微调本振的振荡频率，从而改变频率合成器输出的载波频率来实现，因此在PLL的R、N计数器的值较小的情况下，也可实现较小的步进和较高的电路性能。

Description

频率合成器及其频率合成方法

【技术领域】

本发明涉及无线通讯领域，尤其涉及可实现小步进及快速锁定的频率合成器及其频率合成方法。

【背景技术】

随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。

频率合成的方法很多，大致可分为直接合成法和间接合成法两种。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。而，间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。目前在各种无线电台中使用的频率合成器普遍采用可变数字式锁相环频率合成器，通过CPU控制可获得不同的频点。

频率的划分越精细，则需要振荡器输出频率的步进值越来越小，如400MHz频段的对讲机，已经要求到1.25KHz的步进。而对于整数分频的锁相环来说，更小的步进值，意味着采用更大的分频比，这将会增加锁相环的锁定时间，增加锁相环的相位噪声，而这样将会降低整个电路的指标。

例如需要PLL VCO(锁相环-压控振荡器)频率合成器提供400-420MHz的信号，需要步进值为1.25KHz、2.5KHz、3.75KHz、5KHz。锁相环的本振频率为12.8MHz。

目前常见的设计是通过改变N计数器的取值来实现。

根据公式fc/p/N＝fo/R＝Δf

其中：fc为PLL-VCO频率合成器的振荡输出频率；

p为预分频器的取值；

N为N计数器的取值；

fo为锁相环的本振频率；

R为R计数器的取值；

Δf为步进值。

对于1.25KHz的步进要求。若要获得400MHz的载波频率，则锁相环的R计数器的取值为12800/1.25＝10240；设预分频器的取值为16，则N计数器的取值为400000/16/1.25＝20000；

若要获得400.00125MHz的载波频率，则锁相环的R计数器的取值为12800/1.25＝10240；设预分频器的取值为16，则N计数器的取值为400001.25/16/1.25＝20001。

对于PLL(锁相环)来说，其分频比，即R、N计数器的值越大，其稳定时间越长，相位噪声越大，其锁定时间也越长。因此，现有的技术大部分没有做到1.25KHz的步进值，而仅作到2.5KHz的步进。在2.5KHz的步进时，也是牺牲了锁定时间和相位噪声等指标，或者仅提供5KHz和6.25KHz的步进。

【发明内容】

本发明所要解决的技术问题在于，提供一种频率合成器及其频率合成方法，在不降低其他指标的同时实现较小的步进及快速锁定。

本发明所采用的技术方案为：提供一种频率合成器，包括PLL(锁相环)、环路滤波器及压控振荡器，该PLL包括N计数器、R计数器及相位比较器，所述频率合成器还包括微处理器及VCXO(压控晶体振荡器)，所述VCXO与微处理器及PLL连接，所述微处理器控制所述VCXO的电压值，以微调本振的振荡频率，从而改变频率合成器输出的载波频率。

更具体地，所述微处理器包括D/A转换器，或通过D/A转换器再与VCXO连接。

更具体地，所述频率合成器还包括缓冲放大器，所述缓冲放大器连接于所述压控振荡器的输出端，对压控振荡器输出的信号进行放大处理。

更具体地，所述频率合成器的PLL还包括数据寄存器，所述数据寄存器与微处理器、R计数器及N计数器连接，将微处理器输入的可编程的时钟数据及使能数据暂时寄存到数据寄存器中，并将分频比分配到R计数器及N计数器中。

更具体地，所述频率合成器的PLL还包括锁定检测器和多路复用器，所述锁定检测器通过对相位比较器的输出进行检测，向多路复用器输出PLL是否锁定的信号数据，所述多路复用器将检测到的部分信息传递给微处理器，以便于微处理器进行判断或对其他部分电路进行控制。

更具体地，所述多路复用器传输的信息包括PLL的锁定信息、分频后的频率、计数器数据输出信息。

更具体地，所述频率合成器的PLL还包括充电泵，所述充电泵与相位比较器连接，相位比较器将比较结果以电压信号形式传送给充电泵，再由充电泵将电压信号传送到所述环路滤波器进行滤波。

更具体地，所述频率合成器的PLL还包括预分频器，所述预分频器的与缓冲放大器的输出端连接，获得分频比。

本发明还提供一种频率合成方法，所述方法包括以下步骤：

a微控制器控制VCXO的电压，所述VCXO根据不同的控制电压微调本振的振荡频率传输给所述PLL；

b所述频率信号通过PLL内部的R计数器进行分频，得到所需的参考频率f1输入到相位比较器，相位比较器再将信号依次传输给所述环路滤波器及压控振荡器；

c所述压控振荡器将信号传输给所述PLL，通过PLL内部的N计数器进行分频，得到所需的参考频率f2，输入到相位比较器比较步骤b和步骤c的信号，通过所述环路滤波器将控制信号输出到压控振荡器进行输出。

更具体地，所述步骤b和步骤c中，R计数器和N计数器进行分频的信号通过功率放大器放大后再输出到所述相位比较器。

更具体地，所述方法还包括多路复用器将检测PLL的信息传递给微处理器的步骤。

本发明与现有技术相比，有益效果在于：由于本发明的频率合成器输出的载波频率的改变，由调整微处理器控制VCXO的控制电压值，以微调本振的振荡频率，从而改变频率合成器输出的载波频率来实现，因此在R、N计数器的值较小的情况下，也可实现较小的步进和较高的电路性能，如稳定时间较短、相位噪声较小及锁定时间较短。

【附图说明】

图1是本发明的频率合成器的示意图。

【具体实施方式】

本发明的基本原理是，在PLL-VCO频率合成器上通过微处理器及VCXO(压控晶体振荡器)，即微处理器控制VCXO的控制电压值，以微调本振的振荡频率，从而改变PLL-VCO频率合成器输出的载波频率。

请参阅图1，本发明的频率合成器包括微处理器、PLL(锁相环)、环路滤波器、压控振荡器和缓冲放大器，以及由微处理器控制并给所述PLL提供本振的VCXO(压控晶体振荡器)。

所述PLL包括串联联接的振荡器、R计数器和第一功率放大器，以及串联联接的预分频器、N计数器和第二功率放大器，数据寄存器、相位比较器、多路复用器、锁定检测器及充电泵。所述数据寄存器分别与R计数器和N计数器电连接。所述相位比较器和多路复用器的输入端都与第一功率放大器和第二功率放大器的输出端电连接。所述锁定检测器连接于所述相位比较器的输出端和多路复用器之间。所述相位比较器的输出端经充电泵与环路滤波器串联。

所述数据寄存器与微处理器、R计数器及N计数器连接，将微处理器输入的可编程的时钟、使能等数据进行暂时寄存到数据寄存器中，并将分频比数据分配到R计数器及N计数器中。

所述频率合成器的PLL还包括充电泵，所述充电泵与相位比较器连接。相位比较器将比较结果以电压信号形式传送给充电泵，再由充电泵将电压信号传送到所述环路滤波器进行滤波。

所述频率合成器的PLL还包括预分频器，所述预分频器的与缓冲放大器的输出端连接，获得较大的分频比。

所述锁定检测器通过对相位比较器的输出进行检测，向多路复用器输出PLL是否锁定的信息。多路复用器的作用是将PLL检测到的部分信息传递给微处理器，以便于微处理器进行判断或对其他部分电路进行控制。本发明的多路复用器传递的信息主要有PLL的锁定信息、分频后的频率、计数器数据输出等。多路复用器将PLL是否锁定的信息传递给微处理器，如果PLL未锁定，则微处理器控制发射机不进行发射。

所述微处理器包括D/A转换器或通过D/A转换器再与VCXO连接。所述多路复用器将PLL检测到的部分信息传递给微处理器，以便于微处理器进行判断或对其他部分电路进行控制，如多路复用器可以将PLL是否锁定的信息传递给微处理器，如果PLL未锁定，则微处理器可以控制发射机不进行发射。

所述缓冲放大器连接于所述压控振荡器的输出端，主要对压控振荡器输出的信号进行放大处理，以满足PLL对输入信号强度的要求。

对于整数分频PLL来说，其分频比(即R、N计数器的值)越大，其稳定时间越长、其相位噪声越大、其锁定时间也越长。

所述PLL是PLL-VCO频率合成器的重要部分。所述PLL包括R计数器、相位比较器、压控振荡器、预分频器、N计数器、相位比较器及环路滤波器。所述VCXO产生的本振信号经过所述R计数器分频后得到参考频率，传输到PLL内部的相位比较器，相位比较器将信号传输给压控振荡器，由压控振荡器输出，经缓冲放大后反馈给预分频器，预分频器获得较大的分频比，将较大的分频比传输给N计数器分频，将得出的参考频率信号传输给相位比较器，将R计数器和N计数器传输的信号进行相位比较，根据比较的结果，从相位比较器输出的信号，经过环路滤波器，控制压控振荡器的频率，得到所需的载波信号。

所述VCXO的振荡频率可以通过微处理器给出的电压值不同而进行微小的改变，在选用时除了满足电路的频率、供电电压、频率稳定性等要求外，还应注意其参数选择必须满足在VC端可调电压下频率的变压值还应当满足

Δfo＝Δf/fc*fo。

其中，fo为PLL的本振频率；

Δfo为本振频率的可控调整的变化率；

fc为PLL-VCO的振荡输出频率；

Δf为所需的振荡频率的变化，可认为是所需的最大步进值。

如，需要PLL-VCO提供400-420MHZ的信号，需要步进值为1.25KHZ、2.5KHZ、3.25KHZ、5KHZ，PLL的本振频率为12.8MHZ。

若要获得400MHZ的频率输出时，采用10KHZ的步进，PLL的R计数器的取值为12800/10＝1280；设预分频器的取值为16，N计数器的取值为40000/16/10＝2500；然后调整控制本振VC脚的电压值V0，使其输出为400MHZ。

使用同样的R计数器和N计数器的值，调整MCU控制的输出电压为V1，使其输出为400.00125MHz；

使用同样的R计数器和N计数器的值，调整MCU控制的输出电压为V2，使其输出为400.0025MHz；

以此类推，可以得到400.00325MHz(MCU控制电压为V3)、400.005MHz(MCU控制电压为V4)。

当需要400.00625MHz频率时，采用10KHz的步进，整数分频PLL的参考频率按照400.010MHz计算，400010/17/10＝2353；12800/10＝1280，调整MCU控制本振VC脚的电压值，使其输出为400.00625MHz；

使用同样的R计数器和N计数器的值，调整MCU的控制输出电压为V-2，使其输出为400.0075MHz；

使用同样的R计数器和N计数器的值，调整MCU的控制输出电压为V-1，使其输出为400.00825MHz；

以此类推，可以得到400.01MHz(MCU控制电压为V0)、400.01125MHz(MCU控制电压为V1)；400.0125MHz(MCU控制电压为V2)；400.01325MHz(MCU控制电压为V3)、400.015MHz(MCU控制电压为V4)。此时，其锁定速度和相位噪声的参数同10KHZ的步进值时的锁定速度和相位噪声的参数相同，而实现1.25KHZ步进值的频率输出。

一种频率合成器的频率合成方法，该方法包括以下步骤：

步骤1：微控制器控制VCXO的电压，所述VCXO根据不同的控制电压微调本振的振荡频率传输给所述PLL；

步骤2：该频率信号通过R计数器进行分频，得到所需的参考频率f1，再经过内部功率放大器将信号进行放大后，输入到相位比较器；

步骤3：压控振荡器将进行放大后的信号反馈给所述PLL，通过预分频器和N计数器进行分频，得到所需的参考频率f2，再经过内部功率放大器将信号进行放大后，输入到相位比较器；

步骤4：相位比较器通过比较步骤2和步骤3的信号，通过充电泵、环路滤波器将电压控制信号输出到压控振荡器；

步骤5：压控振荡器输出振荡频率；

步骤6：相位比较器通过动态调整输出的电压信号，保持输出频率的稳定。

PLL的本振采用VCXO，而VCXO的控制电压由微处理器提供，在微处理器提供不同的电压的情况下，VCXO得到不同的本振的振荡频率(在其可控范围内)，参考频率经分频后得到参考频率f1，输出到相位比较器；而压控振荡器的输出频率经过分频后得到参考频率f2，输出到相位比较器，相位比较器根据两个参考频率相比较结果控制输出参考电压，控制压控振荡器的输出频率。相位比较器通过动态调整输出的电压信号得到稳定的输出频率，来保持f2和f1的频率和相位相同。因此，不同的本振频率可以控制得到不同的振荡器的频率(本振频率的变化应该在VCXO的可控范围内)。在PLL的分频比不变的情况下，可以通过由微处理器控制的VCXO，改变PLL-VCO频率合成器的输出频率为所需要的F0±1.25KHz、F0±2.5KHz、F0±3.75KHz、F0±5KHz等。而PLL的步进值可以采用10KHz，其锁定速度和相位噪声的参数同10KHz的步进值相同。因此，在不降低锁定速度和相位噪声的情况下，可实现1.25KHz-5KHz的步进值的输出频率。

为了进一步提高PLL速度，降低相位噪声，提供电路性能。还可以采用本振为二倍的所需频率再通过分频器得到所需要的频率。即得到1.25KHz-5KHz的步进，而PLL的步进值采用20KHz，其电路性能同20KHz步进的电路相同。

同理，可采用本振为至少两倍的所需频率再通过分频器得到所需要的频率。

采用此发明，在采用相同的PLL_IC(如ADF4111)的情况下，可使PLL的锁定时间由原来的80-100Ms降低到30mS，相位噪声降低10dB以上。

Claims

1.一种频率合成器，包括PLL(锁相环)、环路滤波器及压控振荡器，该PLL包括N计数器、R计数器及相位比较器，其特征在于，所述频率合成器还包括微处理器及VCXO(压控晶体振荡器)，所述VCXO与微处理器及PLL连接，所述微处理器控制所述VCXO的电压值，以微调本振的振荡频率，从而改变频率合成器输出的载波频率。

2.如权利要求1所述的频率合成器，其特征在于，所述微处理器包括D/A转换器，或通过D/A转换器再与VCXO连接。

3.如权利要求1所述的频率合成器，其特征在于，所述频率合成器还包括缓冲放大器，所述缓冲放大器连接于所述压控振荡器的输出端，对压控振荡器输出的信号进行放大处理。

4.如权利要求1所述的频率合成器，其特征在于，所述频率合成器的PLL还包括数据寄存器，所述数据寄存器与微处理器、R计数器及N计数器连接，将微处理器输入的可编程的时钟数据及使能数据暂时寄存到数据寄存器中，并将分频比分配到R计数器及N计数器中。

5.如权利要求1所述的频率合成器，其特征在于，所述频率合成器的PLL还包括锁定检测器和多路复用器，所述锁定检测器通过对相位比较器的输出进行检测，向多路复用器输出PLL是否锁定的信号数据，所述多路复用器将检测到的部分信息传递给微处理器，以便于微处理器进行判断或对其他部分电路进行控制。

6.如权利要求5所述的频率合成器，其特征在于，所述多路复用器传输的信息包括PLL的锁定信息、分频后的频率、计数器数据输出信息。

7.如权利要求1所述的频率合成器，其特征在于，所述频率合成器的PLL还包括充电泵，所述充电泵与相位比较器连接，相位比较器将比较结果以电压信号形式传送给充电泵，再由充电泵将电压信号传送到所述环路滤波器进行滤波。

8.如权利要求1所述的频率合成器，其特征在于，所述频率合成器的PLL还包括预分频器，所述预分频器的与缓冲放大器的输出端连接，获得分频比。

9.一种频率合成方法，其特征在于，所述方法包括以下步骤：

10.如权利要求8所述的频率合成方法，其特征在于，所述步骤b和步骤c中，R计数器和N计数器进行分频的信号通过功率放大器放大后再输出到所述相位比较器。

11.如权利要求8所述的频率合成方法，其特征在于，所述方法还包括多路复用器将检测PLL的信息传递给微处理器的步骤。