CN101997544A

CN101997544A - 频率合成器以及建构该频率合成器的方法

Info

Publication number: CN101997544A
Application number: CN2009101620852A
Authority: CN
Inventors: 张昌武; 张周昌茂; 德瑞·麦嘉成
Original assignee: Individual
Current assignee: Individual
Priority date: 2009-08-11
Filing date: 2009-08-11
Publication date: 2011-03-30

Abstract

揭露一频率合成器及使用数字处理频率回路的架构建构该频率合成器的一方法。具有数字处理频率回路架构的数字处理频率回路频率合成器包括参考分频器计数器、输出分频计数器、处理器、内存、数字模拟转换器以及电压控制振荡器。该方法使用处理器以执行信号处理以于频域中修正电压控制振荡器的输出频率。内存储存电压控制振荡器的非线性特征并提供频率至电压的转换，使该频率合成器可充分被控制，于处理期间无撷取不明确的频率，并且该频率合成器的频率分辨率为可程序化。

Description

频率合成器以及建构该频率合成器的方法

技术领域

本发明一般地涉及频率合成器，尤其涉及使用具有处理器与数字模拟转换器(DigitaltoAnalogConverter，DAC)的数字处理频率回路(digitalprocessfrequencyloop，DPFL)的架构，以建构电子频率合成器的方法。

背景技术

频率合成器已多年被广泛地用于在电子产品中产生相应于为统所需的目标频率。其中最常见的频率合成器为锁相回路(PLL)频率合成器，其中PLL包括一相位检测器以及一电荷泵或者一低通滤波器。众所皆知，先前技术中所述的PLL频率合成器发明于1930年代。

请参阅图1，所述PLL频率合成器的方块图显示所述合成器包括一分频器1、一相位检测器2、一低通滤波器/电荷泵3、一电压控制振荡器(voltagecontroloscillator，VCO)4以及一输出分频器5。所述合成器具有一作为一输入信号的参考频率f_REF，其为相当稳定。如图4所示，所述VCO4的特征为所述VCO的输入电压改变时，所述VCO的输出频率f_O将改变。

所述具有高稳定度的参考频率为直接馈入至相位检测器2的输入，或者在馈入至相位检测器2的输入的前馈入通过划分参考频率的分频器1。另一由频率合成器的VCO4所产生的频率亦由输出分频器5所划分，并馈入至相位检测器2的另一输入。

相位检测器2的功能为当所述参考频率领前(leading)或者滞后(lagging)时，产生与所述相位检测器2的两个输入的间的相位差的量呈正比的电压。所述所产生的电压随后通过低通滤波器/电荷泵3以领导所述VCO4于所述相位检测器2的输入至使所述两个输入信号同相(inphase)的频率。因此，据说所述VCO4的输出频率为锁定追踪所述参考频率。当所述两个信号为同相时，所述相位检测器2无输出电压。需依靠电荷泵3以维持所述VCO4的输入电压。所述电荷泵3将由于漏电流而损失其电压，所述漏电流导致VCO4改变其频率直到所述相位差够大而使相位检测器3认知该差距并开始提供相应的电压至所述电荷泵3以使其回复至所述目标频率。

传统的PLL频率合成器有两个缺点。第一，所述PLL频率合成器有两个变项需处理，包括频率与相位。众所皆知，由所述相位检测器所得的相位差并无任何关于频率的信息，反之亦然。第二，当电荷泵充电时，所述VCO开始对所述电压作出反应。所述输出分频器持续地计数。若干多余的频率将非惯例地被撷取。该等非惯例地被撷取的频率随着所述输出频率接近最终频率而越变越小。这需要经过数次努力而锁定。

发明内容

本发明的主要目的为在于提供建构一频率合成器以克服先前技术的缺点的一方法以及一装置。本发明的创新的DPFL为用于建立一电子频率合成器。所述方法于PLL架构中使用一时基计数器、一频率计数器、一处理器以及一DAC而非一相位检测器。通过数字处理技术，所述频率计数器在规定频域中修正所述VCO输出。此外，所述参考频率与所述输出频率的间并无相位关系。

本发明另一目的在于提供一用于建立具有一内存以储存VCO的非线性特征的DPFL频率合成器的一方法以及一装置。所述DPFL频率合成器首先为所述DAC搜寻所有相应值以驱动VCO，以在目标频率范围中产生所述目标频率。各个值以作为所述目标频率的值的地址储存在所述内存中。

本发明的还有另一目的在于提供建构一具有较小内存的DPFL频率合成器的一方法以及一装置。所述DPFL频率合成器包括一粗略(coarse)内存、一粗略DAC、一微变(vernier)内存、一微变DAC以及一总和(summation)放大器。粗略DAC的最低有效位(leastsignificantbit，LSB)电压等于所述微变DAC的全尺度(fullscale)减去一个LSB使得内存大小大幅降低。

本发明的尚有另一目的在于提供用于建构一DPFL频率合成器的一方法以及一装置，其搜寻以及预先储存所述VCO传送特征、所述VCO安定时间以及所述VCO的频率延续时间，随后所储存的数据以数字处理技术处理，使得所述合成器的所有特征为众所周知且被完整控制以较快地达到所述目标频率。此外，通过将该计数器关闭一段所述频率延续时间，获得较佳的频率分辨率且可最小化由数字部件所引入的信号噪音。

本发明的上述与其它的目的、特征以及优点将配合以下的图示说明以及较佳实施例清楚说明。

附图说明

本发明新颖的技术特征为于申请专理范围中提出。本发明本身与较佳的使用模式以及其优点将配合所附图式以下述的详细说明与较佳实施例得到完整说明。所附图式中所使用相似的组件符号以代表相似的组件。

图1为根据先前技术的PLL频率合成器的功能方块图；

图2为根据本发明中第一实施例的DPFL频率合成器的功能方块图；

图3为于图2中根据本发明的处理器的功能方块图；

图4为VCO的电压与频率的传送特征图；

图5为根据本发明中第二实施例的DPFL频率合成器的功能方块图；

图6显示控制根据本发明的DPFL合成器的顺序图；

图7显示本发明中产生频率合成器的相异分辨率的相异时基值的实例图；

图8为根据本发明中第三实施例的DPFL频率合成器的功能方块图；

图9显示以根据本发明的DPFL频率合成器的频率调变图；

图10显示根据本发明的DPFL频率合成器于频率调变期间的频率偏差的范围图；以及

图11显示本发明的DPFL频率合成器于频率调变期间的已调变载波频率图。

【主要组件符号说明】

1 分频器

2 相位检测器

3 低通滤波器/电荷泵

4 电压控制振荡器

5 输出分频器

6 内存

60 粗略内存

61 微变内存

7 数字模拟转换器

70 粗略DAC

71 微变DAC

8 电压控制振荡器

80 求和放大器

81 调变放大器

9 处理器

91 已程序化保留缓存器

92 DAC保留缓存器

93 第一算数逻辑单元

94 第二算数逻辑单元

95 频率电压转换器

10 N1计数器

11 N2计数器

f₀ 输出频率

f_REF 参考频率。

具体实施方式

本发明的方法建构一具有一处理器以及一用以取代先前技术的相位检测器与低通滤波器/电荷泵的DPFL频率合成器。

参阅图2，显示根据本发明中第一实施例的DPFL频率合成器的方块图。所述DPFL频率合成器包括一N1计数器10、一N2计数器11、处理器9、一DAC7以及一VCO8。如第2图所示，所述DPFL频率合成器的功能为根据一稳定输入参考频率f_REF而产生一精确与规定的频率f_O。

所述“时基”N1计数器10非一定值计数器即一可程序化计数器。所述N2计数器11计数所述VCO8的输出频率。由于所述时基相对于f_REF衍生自N1计数器10，由N2计数器11所测量的频率相当精确。所测量的频率发送至处理器9。

图3为处理器9的方块图。所述处理器9包括一已程序化保留缓存器91、一DAC保留缓存器92、一第一算数逻辑单元(arithmeticlogicunit，ALU)93以及一第二ALU94。所述已程序化保留缓存器91储存已程序化的目标频率的值，其为由一控制装置所规定，如所述处理器或者计算机。由N2计数器11所测量的频率由第一ALU93自所述已程序化保留缓存器91减去，随后所述已减结果由第二ALU94加至DAC保留缓存器92中的值。所述第二ALU94将所述已加值发送回致所述DAC保留缓存器92，随后所述DAC保留缓存器92传送已更新的值至DAC7中的缓存器。另外，所述DAC保留缓存器92亦可将该值传送至一频率电压转换器(Frequency-to-Voltageconverter)95再传送至DAC7中的缓存器。由于DAC需要电压形式的数据以产生使VCO产生一频率输出的一电压且处理器的ALU处理单位为频率，因此需要频率电压转换器95以为DAC与VCO将频率单位转换为电压单位。

所述DAC保留缓存器92具有三个输入端，包括保留/更新端口、第一输入数据端口以及第二输入数据端口。所述第一输入数据端口为连接至所述第二ALU94的输出端，而所述第二输入数据端口为连接至所述已程序化保留缓存器91的输出端。所述保留/更新埠将所述DAC保留缓存器92在保留或者更新模式间切换。在所述保留模式中，所述DAC保留缓存器92将不管第一与第二输入数据端口的处的任何改变，保留发送至所述DAC7的输出数据。

在所述更新模式中，所述DAC保留缓存器92将更新相对于所述第一与第二输入数据的输出数据。所述第二输入数据端口仅于由如计算机或者处理器统将新的值写入所述已程序化保留缓存器91中时才予更新。

若所述已减结果为一正数，则所述VCO8的输出频率低于所述目标频率。如图4所示，需要增强所述DAC7的电压以提高所述VCO8的输出频率。所述第二ALU94通过加入DAC保留缓存器92的输出数据以及来自第一ALU93的已减结果以获得一新资料。所述发送回至DAC保留缓存器92的新数据大于自己程序化保留缓存器91传送的先前数据。

自所述N2计数器11所测量的结果总是需要与已程序化保留缓存器91中的值相比较以检视VCO8的输出频率是否达到所述目标频率。

此时所述DAC7的输出电压由于自DAC保留缓存器92的输出数据已由新的较大值更新而增强。因此，所述VCO8开始增强所述输出频率。在VCO8的输出频率安定的后，所述N2计数器11再次开始频率的测量。所述N2计数器11的结果由第一ALU93自保留缓存器91减去。若此次所述已减结果为一负数，则代表所述VCO8的输出频率高于所述目标频率。随后所述负数再次由所述第二ALU94加至所述DAC保留缓存器92。因此，所述DAC保留缓存器92获得一更新的较小的数据。结果，所述DAC7降低其电压并导致所述VCO8减低所述输出频率。

重复上述的程序直到所述N2计数器11所测量的值与已程序化保留缓存器91中的值吻合。这代表所述VCO8的输出频率达到所欲的目标频率。所述N2计数器11具有等于已程序化保留缓存器91中的值的值，且相减的差等于零。由于一零值一直加至所述DAC保留缓存器92，因此所述DAC保留缓存器92将不会改变所述所储存的值。一旦所述VCO8的输出频率因任何原因而漂移，上述搜寻程序再次开始修正所述VCO8的输出频率以吻合所述目标频率。

由于所述DPFL技术不使用相位检测器，所述合成器的输出频率与参考频率无任何相位关系。

如图4所示，所述电压的传送特征以及所述VCO8的频率为一非线性函数。然而，已程序化保留缓存器91与DAC保留缓存器92中的值为线性。欲补偿所述VCO的非线性。

参阅图5，根据本发明的第二实施例，所述用于执行将线性函数组件转换为上述VCO的非线性函数组件并将频率转换为电压的DPFL合成器中包括内存、只读存储器(ROM)或是非挥发性内存6，现在所述内存取代图3中所示的频率电压转换器95。

为清楚解释根据本发明的第二实施例的DPFL频率合成器中的所述内存6的功能，假设所述合成器具有为90MHz至100MHz的有效作业范围，此将套用于整份文件中。在此请特别注意，此范围仅为说明的实例，绝非用以限制本发明。

并假设以下的条件具真实性与理想性：

(1)图3中的已程序化保留缓存器91为28位宽。

(2)图5中的N1计数器10的时基为1秒，以具有1Hz分辨率的目的。

(3)图5中的N2计数器11亦为28位宽以具有1Hz分辨率。

(4)图3中的第一ALU93以及第二ALU94为28位宽。

(5)图3中的DAC保留缓存器92为28位宽。

(6)图5中的DAC缓存器为28位宽且DAC7为28位DAC。

(7)图5中的VCO8稳定于1Hz。

以下讨论中以间距为1Hz考虑介于90Mhz至100Mhz间所有值，换言之90,000,001、90,000,002、......100,000,000。所述内存6的功能为所述DAC储存正确值以驱动所述VCO产生所想要的目标频率。

图3中的所述DAC保留缓存器92的保留/更新端口为设定为保留模式。

所述目标频率的值已程序化至所述已程序化保留缓存器91并传送至所述DAC保留缓存器92。由于所述DAC保留缓存器92处于保留模式，所述DAC保留缓存器92的输出数据将不会被更新。起初，统将适合的值写入所述DAC缓存器以驱动VCO8至目标频率的邻近频率。于所述VCO8安定之后，所述N2计数器11测量所述VCO8的输出频率。若所述N2计数器11不与已程序化保留缓存器91中的值吻合，则统将以新的值加载DAC7中，且所述N2计数器11重复上述测量的程序直到所述N2计数器11与已程序化保留缓存器91中的值吻合。此时所述DAC7缓存器中的值对目标频率而言为正确的值。此值以已程序化保留缓存器91中的值读取且随后储存于内存6中作为所述内存地址。

依序地，所述DAC7中的值改变为另一值作为一新的目标频率，且重复整个搜寻程直到找到所有对自90MHz至100MHz的目标频率而言对的值并将该等值储存于内存6中。所述频率合成器中的关键组件为VCO。其将电压转换为频率，而所述处理器将所述频率转换回电压以形成回路(LOOP)。重要的是了解所述VCO的电压/频率特征。所述处理器自已程序化目标频率得到第一阶信息以及所述VCO的所测量的输出频率。所述目标频率与所述测量频率的差异由所述处理器根据所述VCO的已知特征转换为一值。此值应用于所述DAC7。所述VCO对来自所述DAC7的新电压做出反应并改变其输出频率。理论上，所述频率合成器应于已程序化保留缓存器91经程序化时第一次达到所述目标频率。

此时所述DAC保留缓存器92为设定于更新模式，且100MHz的目标频率的值加载至已程序化保留缓存器91。所述已程序化保留缓存器91的已储存的值传送至所述DAC保留缓存器92，其令所述内存6为DAC7提取正确的值以驱动VCO8而产生所想要的100MHz。

于一段时间让所述VCO8安定于100MHz的后，90MHz的目标频率的值经程序化至已程序化保留缓存器91。此所述VCO需自100MHz安定至90MHz为最糟的情况。

所述N2计数器11于写入已程序化保留缓存器91的后、VCO8安定之前，立即开始频率的测量。所述测量结果储存为RV1。由于当N2计数器11开始时所述VCO8尚未安定，故预期RV1不为目标频率。在RV1经储存之后，所述N2计数器11再次开始第二次的测量。第二次测量的结果由于VCO8应于第一次测量期间安定而应为90MHz。

相同的程序以将合成器设定为100MHz自始重复，待其安定，随后改变目标频率至90MHz。此次等待10μs方开始N2计数器11。随后所述程序自始重复并等待20μs、30μs、...直到N2计数器11测量到90MHz。此为图6中所示的VCO8安定时间。

另一重要信息为图6中所示的频率延续时间。为找出所述频率延续时间t3，由计算机或者处理器设定一时间延迟，并随后以所述N2计数器检视输出频率。通过增加延迟的时间直到所述VCO8的输出频率漂移出规格，找出延续时间t3。了解所述延续时间的目的在于降低由合成器中数字部件所衍生出的数字切换噪音，亦即所述输出频率可为延续所述延续时间以及所述N2计数器11可于所述延续时间期间关闭。

另一因素为一计数时间t2，其为N1计数器开始计数至N2计数器开始计数的间的时间。此为设计者所控制。其通过分辨率需求为一特定合成器做了极佳的决定。事实上，多数的产品并无要求此等的分辨率。

使用1Hz的分辨率的实例显示，理论上是可以达到1Hz的分辨率。实际上，于100MHz达到一1Hz的分辨率极度困难。

图7显示所述分辨率可通过改变所述时基而调整。越佳的分辨率，N2计数器11的测量所需时间越长。以100MHz为例，对具有1Hz的分辨率的频率合成器而言，测量所需时间为1秒。对8Hz的分辨率而言为125毫秒(ms)。对256Hz的分辨率而言仅需3.90625ms。因此当所述分辨率的值较大，所述DAC、所有的计数器以及ALU宽度亦变为较小。此外，如图5所示，使用合理的内存大小以储存所有的频率值。

若所述频率合成器为一固定式频率合成器，则内存尺寸的大小不大。例如，一频率合成器仅于98MHz作业。若所述VCO自目标频率偏差小于4KHz，则所述内存仅需储存4,096个值。若所述频率合成器为一可变式合成器并具有自90MHz至100MHz的范围，则若所述分辨率为1Hz时，所述内存大小需为一千万(10百万)深以及28位宽。若所述分辨率为10Hz，则所述内存深度缩小10倍。

参阅图8，根据本发明中第三实施例的DPFL频率合成器的功能方块图包括所述粗略内存60以及所述微变内存61而非图5中所示的所述内存6。所述DPFL频率合成器进一步包括所述粗略DAC70以及所述微变DAC71，分别连接至所述粗略内存60以及所述微变内存61，而非图5中所示的所述DAC7。

包括所述求和(summing)放大器80以将微变DAC71的输出电压加至粗略DAC70的输出电压或自粗略DAC70的输出电压中减去。所述粗略DAC70的LSB电压等于所述微变DAC71的电压的全尺度减去一个LSB。

假设所述粗略内存60的地址为16位而所述微变内存61的地址为12位，上述90MHz至100MHz频率合成器的实例显示，所述微变内存61所需深度为4096以储存各个粗略频率。储存于所述粗略内存60中的频率的各值为相距4096Hz且第一个值自90MHz开始。所述粗略内存60为自90MHz至100MHz的频率范围减小至2442深且16位宽。所述微变内存61则维持相同的一千万深与12位宽。需要4096微变内存位置以支持各个粗略内存位置。

由于仅搜寻2442个值，故搜寻粗略频率的值并不困难。然而，搜寻所有所述微变值需要很长地时间，这是由于一个粗略频率的所述4096微变位置可能由于VCO传送特征的非线性而不与其它粗略频率的另一4,096微变位置相同。

一较快找出相异粗略频率的微变值的方式为如图10所示，对相异粗略频率使用相异斜率以将4096个步骤估计为一线性函数。此线性近似法可免除冗长的搜寻时间。

图9显示另一个于FM调变中使用本发明的DPFL技术的优点。于图6中所示的t3时间的期间，当找出修正并于其漂移之前，所述DAC保留缓存器92的保留/更新输入端口为设定为保留模式。

藉此，所述DAC保留缓存器92并无更新并保留相同的地址至内存，且所述VCO8为由相同的值所驱动。所述频率调变可由于所述调变放大器81将调变电压加入至粗略DAC70与微变DAC71的总和而于此时发生。通过拖延所述DAC保留缓存器92的保留/更新埠，所述调变频率的改变不会被修正。若所述t2时间的时基太长，则将干扰调变时间，并因此所述t2时间可于所述调变时间的期间被切成小片段，如t2＝t2a+t2b+t2c......。

图10显示当信息已调变为载波频率时的频率变异。如图11所示，随着频率调变，频率的改变代表声音音量或者信息量的改变，且所述载波频率的改变率代表信息的频率。

本发明透过以上详细的说明使所属技术领域的技术人员可更加了解。本发明具有三个主要的特征。

首先，根据本发明，DPFL技术的方法仅处理一个为频率的变项，但PLL频率技术具有一为相位差且另一为频率的两个变项。不幸地，一个变项的任何信息并不与其它信息相关。缩减至一单一变相的结果，较能预料所述合成器的整体功能。

由数字处理技术对所述合成器的控制可轻易地通过改变控制算法而订制为相异的产品。所述数字处理技术可应用于不需输出频率与参考频率维持一相位关为的频率合成器。

第二，本发明的DPFL技术不使用相位检测器并且合成器的频率分辨率为可程序化。然而，PLL技术所使用的相位检测器具有某些程度的输入分辨力。

第三，本发明的DPFL技术不具有一自动回馈回路而为等待VCO安定。频率开始撷取时间由处理器所控制。无不明确的频率被截撷取。于PLL技术中，即使当电荷泵充电时，VCO输出分频器仍持续地计数。因此，当电荷泵充电时，输出频率改变，而输出分频器可撷取一些不明确的频率。

前文为针对本发明的较佳实施例为本发明的技术特征进行具体的说明，唯熟悉此项技术的人士当可在不脱离本发明的精神与原则下对本发明进行变更与修改，而该等变更与修改，皆应涵盖于如下申请专利范围所界定的范畴中。

Claims

1.一种具有一作为一输入信号的参考频率以及一作为一输出信号的输出频率的频率合成器，该频率合成器包括：

一N1计数器，其用于将该参考频率除以N1的数目并传递一赋能信号；

一N2计数器，其用于接收该赋能信号、当该赋能信号有效时，以N2的数目计数该输出频率，并传递一数字输出数据；

一处理器，其用于接收该N2计数器的该输出数据并传递一数字输出数据；

一数字模拟转换器(DAC)，其用于接收并转换该处理器的该输出资料，并传递一模拟输出信号；以及

一电压控制振荡器(VCO)，其用于接收该数字模拟转换器的该输出信号并传递该输出频率；

其特征在于，该数字模拟转换器包括一数字模拟转换器缓存器，其用于储存该处理器的该输出数据以使该数字模拟转换器产生该输出信号。

2.如权利要求1所述的频率合成器，其特征在于，该处理器包括：

一已程序化保留缓存器，其用于储存一由一外接控制装置所程序化的目标频率并传递一输出数据；

一数字模拟转换器保留缓存器，其用于接收该已程序化保留缓存器的该输出数据，传递一耦合至该处理器的该输出数据的输出数据；

一第一算数逻辑单元(ALU)，其用于将该N2计数器的该输出数据自该已程序化保留缓存器的该输出数据减去，并传递一输出数据；以及

一第二算数逻辑单元，其用于将该数字模拟转换器保留缓存器的该输出数据加至该第一算数逻辑单元的该输出数据，并传递一耦合至该数字模拟转换器保留缓存器的输出数据；

其中该数字模拟转换器保留缓存器进一步包括一输入保留/更新端口，以将该数字模拟转换器保留缓存器设定为一保留或更新模式；以及该数字模拟转换器保留缓存器的该输出数据于该保留模式中无改变。

3.如权利要求1所述的频率合成器，其中该N1计数器为一固定式计数器。

4.如权利要求1所述的频率合成器，其中该N1计数器为一可程序化计数器。

5.一种具有一作为一输入信号的参考频率以及一作为一输出信号的输出频率的频率合成器，该频率合成器包括：

一N2计数器，其用于自该N1计数器接收该赋能信号、当该赋能信号有效时，将该输出频率除以N2的数目，并传递一输出数据；

一处理器，其用于接收该N2计数器的该输出数据并传递一输出数据；

一内存，其用于接收该处理器的该输出数据并传递一输出数据；

一数字模拟转换器(DAC)，其用于接收并转换该内存的该输出数据，并传递一模拟输出信号；以及

其特征在于，该数字模拟转换器包括一数字模拟转换器缓存器，其用于储存该内存的该输出数据以使该数字模拟转换器产生该输出信号。

6.如权利要求5所述的频率合成器，其特征在于，该处理器包括：

一数字模拟转换器保留缓存器，其用于接收该已程序化保留缓存器的该输出数据，并传递一耦合至该处理器的该输出信号的输出数据；

一第二算数逻辑单元，其用于将该数字模拟转换器保留缓存器的该输出数据加至该第一算数逻辑单元的该输出数据，并传递一输出数据至该数字模拟转换器保留缓存器；

7.如权利要求6所述的频率合成器，其特征在于，该数字模拟转换器保留缓存器初始设定为该保留模式，该内存的该输出数据无改变该数字模拟转换器缓存器，且该外接控制装置写入一初始值至该数字模拟转换器缓存器作为该目标频率；

所述数字模拟转换器产生该输出信号，而该电压控制振荡器产生该输出频率；

所述输出频率由该N2计数器划分与计数以产生该输出数据作为该输出频率的一测量频率；

该N2计数器的该测量频率为由该外接控制装置所检视，若该输出频率与储存于该已程序化保留缓存器中作为该目标频率的该值吻合；

耦合至该内存的该数字模拟转换器保留缓存器的该输出数据当该N2计数器的该输出信号改变时，由于该数字模拟转换器保留缓存器为处于该保留模式中而无改变；

该数字模拟转换器缓存器持续自该外接控制装置加载一新数据，且该数字模拟转换器、电压控制振荡器以及该N2计数器执行该相同程序直到该输出频率与储存于该已程序化保留缓存器中的该值吻合；

该数字模拟转换器缓存器由该外接控制装置所提取以获得一频率修正数据；

该处理器的该输出资料为耦合至该内存以作为该内存的一内存地址，该频率修正数据为该内存的一内存写入数据，且该内存为由该外接控制装置以该内存地址与该内存写入数据所写入；以及

该数字模拟转换器保留缓存器于所有频率修正数据均储存于该内存之后设定为该更新模式，该数字模拟转换器缓存器为由该内存的该输出数据所更新，以及由该电压控制振荡器所产生的该输出频率与由该外接控制装置于该目标频率该已程序化保留缓存器中所规定的该目标频率吻合。

8.如权利要求7所述的频率合成器，其中该内存与该数字模拟转换器为由一粗略内存、一粗略数字模拟转换器、一微变内存、一微变量位模拟转换器以及一求和放大器所取代；

该粗略内存自该处理器接收该输出信号并传递一耦合至该粗略数字模拟转换器的输出信号；

该微变内存自该处理器接收该输出信号并传递一耦合至该微变数位模拟转换器的输出信号；

该粗略数字模拟转换器传递一耦合至该求和放大器的输出信号；

该微变数位模拟转换器传递一耦合至该求和放大器的输出信号；

一该粗略数字模拟转换器的最低有效位(LSB)电压等于该微变量位模拟转换器的一全尺度减去一个最低有效位；

该求和放大器自该粗略数字模拟转换器与该微变数位模拟转换器接收与加总该等输出信号以获得一加总信号，该加总信号为经放大，且该求和放大器传递一耦合至该电压控制振荡器的输出信号。

9.如权利要求7所述的频率合成器，其中该内存与该数字模拟转换器为由一粗略内存、一粗略数字模拟转换器、一微变内存、一微变量位模拟转换器、一求和放大器以及一调变放大器所取代；

该粗略数字模拟转换器的一最低有效位电压等于该微变量位模拟转换器的一全尺度减去一个最低有效位；

该求和放大器自该粗略数字模拟转换器与该微变数位模拟转换器接收与加总该等输出信号以获得一加总信号，该加总信号为经放大，且该求和放大器传递一耦合至该调变放大器的输出信号；

该调变放大器加总并放大该求和放大器的该输出信号与一调变信息信号，以产生一耦合至该电压控制振荡器的输出信号；

该数字模拟转换器保留缓存器为于该电压控制振荡器安定之后、该输出频率漂移之前设定为该保留模式以维持该加总信号、以及由该调变信息信号所调变的该电压控制振荡器的该输出频率。

10.如权利要求9所述的频率合成器，其中：

该数字模拟转换器保留缓存器的该输入保留/更新埠于一延续时间的期间内，当找出修正并于其漂移之前，设定为保留模式；

该数字模拟转换器保留缓存器，无更新并保留相同的地址至内存；

该电压控制振荡器为由相同的模拟输出信号所驱动；

该调变放大器将调变电压加入至粗略数字模拟转换器与微变数位模拟转换器的总和而调变频率，而拖延所述数字模拟转换器保留缓存器的输入保留/更新埠，所述调变频率的改变不会被修正；以及

该N1计数器开始计数至该N2计数器开始计数之间的时间为一计数时间，该计数时间可于所述调变时间的期间被切成小片段。

11.一种用于建构一具有一N1计数器、一N2计数器、一处理器、一数字模拟转换器以及一电压控制振荡器的频率合成器的方法，该方法包括步骤：

输入一参考频率至该N1计数器作为该频率合成器的一时基；

通过将该参考频率除以N1的数目驱动该N1计数器以产生一赋能信号；

当该赋能信号为有效时，通过将该电压控制振荡器的一输出频率除以N2的数目驱动该N2计数器以产生一耦合至该处理器的输出数据；

驱动该处理器以产生一耦合至该数字模拟转换器的一数字模拟转换器缓存器的输出数据；

通过该数字模拟转换器缓存器的该输出数据驱动该数字模拟转换器以产生一耦合至一电压控制振荡器的模拟输出信号；以及

驱动该电压控制振荡器以产生耦合至该N2计数器的该输出频率。