JP2594141B2 - ディジタル位相検出器及び該ディジタル位相検出器を有する周波数シンセサイザ - Google Patents
ディジタル位相検出器及び該ディジタル位相検出器を有する周波数シンセサイザInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般的に、無線周波数（RF）通信用回路に
関し、より具体的には最適ステアリング及びレベルタイ
プロック表示を具えたディジタル位相検出器及び該ディ
ジタル位相検出器を有する周波数シンセサンザに関する
ものである。
関し、より具体的には最適ステアリング及びレベルタイ
プロック表示を具えたディジタル位相検出器及び該ディ
ジタル位相検出器を有する周波数シンセサンザに関する
ものである。
ディジタル或いは３値状態の位相検出器を用いる周波
数シンセサイザは、安定な信号を与えるために送信器或
いは受信器において広く一般的に使用されている。典型
的なシンセサイザの設計においては、電圧制御発振器
（VCD）が、基準信号に対して位相ロックされた出力信
号を与えるために使用されている。位相検出器は基準信
号を上記出力信号に比例する周波数信号と比較するため
に用いられている。これらの信号の間のいかなる差も、
誤差信号を与えることによって補正回路に対して表示さ
れる。補正回路は誤差電圧を発生し、その出力信号が基
準信号の位相を追跡するようにこの電圧は電圧制御発振
器（VCO）の周波数を補正するように用いられる。
数シンセサイザは、安定な信号を与えるために送信器或
いは受信器において広く一般的に使用されている。典型
的なシンセサイザの設計においては、電圧制御発振器
（VCD）が、基準信号に対して位相ロックされた出力信
号を与えるために使用されている。位相検出器は基準信
号を上記出力信号に比例する周波数信号と比較するため
に用いられている。これらの信号の間のいかなる差も、
誤差信号を与えることによって補正回路に対して表示さ
れる。補正回路は誤差電圧を発生し、その出力信号が基
準信号の位相を追跡するようにこの電圧は電圧制御発振
器（VCO）の周波数を補正するように用いられる。
理想的には、位相検出器は電圧制御発振器（VCO）の
周波数を最大としてステアリング（steering）するべく
設計されており、電圧制御発振器の周波数信号は最適な
時間間隔（time span）の範囲内で訂正されるようにな
されている。最大ステアリング（Maximum steering）
はその周波数差の持続時間に対してその補正回路に対し
て、その最大出力レベルに維持することを課す。
周波数を最大としてステアリング（steering）するべく
設計されており、電圧制御発振器の周波数信号は最適な
時間間隔（time span）の範囲内で訂正されるようにな
されている。最大ステアリング（Maximum steering）
はその周波数差の持続時間に対してその補正回路に対し
て、その最大出力レベルに維持することを課す。
最適な補正時間をこのような位相検出器に与えること
の今までの試みは不成功であった。各々の試みは貧弱な
ループ利得特性を示していた。即ち、各々は、スタート
アップ状態から即座に信号に位相ロックを行なわせるこ
とに失敗していた。１つの以前の試みにおいて、このよ
うな貧弱な特性は、基準周波数と発振器の周波数との間
のいかなる周波数差に対しても位相検出器の誤差出力パ
ルスによっている。このことから、結果として、最適値
よりも充分低い周波数ステアリングの平均値を与えるこ
とになる。結局、結果としてループ利得特性が劣ったも
のとなっている。
の今までの試みは不成功であった。各々の試みは貧弱な
ループ利得特性を示していた。即ち、各々は、スタート
アップ状態から即座に信号に位相ロックを行なわせるこ
とに失敗していた。１つの以前の試みにおいて、このよ
うな貧弱な特性は、基準周波数と発振器の周波数との間
のいかなる周波数差に対しても位相検出器の誤差出力パ
ルスによっている。このことから、結果として、最適値
よりも充分低い周波数ステアリングの平均値を与えるこ
とになる。結局、結果としてループ利得特性が劣ったも
のとなっている。
別の以前の試みにおいては、位相検出器は、位相検出
器によって受信された信号が周波数において２対１或い
はそれ以上の比で異なっている時を検出し、表示するた
めの回路を含んでいる。この条件に対応して、位相検出
器は発振器への最大ステアリングを与えるようにステア
リング信号をラッチする。しかしながら、２つの周波数
信号の間の比が２対１よりも低い時、最大ステアリング
は与えられない。
器によって受信された信号が周波数において２対１或い
はそれ以上の比で異なっている時を検出し、表示するた
めの回路を含んでいる。この条件に対応して、位相検出
器は発振器への最大ステアリングを与えるようにステア
リング信号をラッチする。しかしながら、２つの周波数
信号の間の比が２対１よりも低い時、最大ステアリング
は与えられない。
このような以前の試みに対して知られている別の問題
は位相検出器によって与えられる位相ロック表示の性質
を含んでいる。ロック表示は、典型的に、論理回路に結
合しており、しかも、無線VCO周波数信号が安定化した
時を知らせるために用いられている。位相ロックされた
時、位相検出器の位相ロック表示は、レベルタイプ表示
を与えるための集積回路とともにさらに処理されなけれ
ばならない狭いパルスを含んでいる。ベレルタイプ表示
は結局において用いられているが、その表示の正確さ
は、その集積回路に固有の評価関数により低下される。
は位相検出器によって与えられる位相ロック表示の性質
を含んでいる。ロック表示は、典型的に、論理回路に結
合しており、しかも、無線VCO周波数信号が安定化した
時を知らせるために用いられている。位相ロックされた
時、位相検出器の位相ロック表示は、レベルタイプ表示
を与えるための集積回路とともにさらに処理されなけれ
ばならない狭いパルスを含んでいる。ベレルタイプ表示
は結局において用いられているが、その表示の正確さ
は、その集積回路に固有の評価関数により低下される。
従って、前述の欠陥を克服する周波数シンセサイザに
使用される位相検出器が必要とされている。
使用される位相検出器が必要とされている。
前述の欠点を克服する周波数シンセサイザを提供する
ことが本発明の一般的な目的である。より具体的に、本
発明の目的の１つは、最大グループ利得特性を与え、レ
ベルタイプ位相ロック表示装置を与えるディジタル位相
検出器及び該ディジタル位相検出器を有する周波数シン
セサイザを提供することである。
ことが本発明の一般的な目的である。より具体的に、本
発明の目的の１つは、最大グループ利得特性を与え、レ
ベルタイプ位相ロック表示装置を与えるディジタル位相
検出器及び該ディジタル位相検出器を有する周波数シン
セサイザを提供することである。
本発明の構成は以下に示す通りである。即ち、電圧制
御出力信号（120）及び基準周波数信号（116）に基づい
て動作し、基準周波数信号（116）からの反転エッジ変
化を検出することなく電圧制御信号（120）の２つの連
続したエッジ変化を検出し、リセットされるまで各々検
出したエッジ変化を保持する第１及び第２のフリプフロ
ップ（314,316）を含むディジタル位相検出器（118）で
あって、 第１もしくは第２のフリップフロップ（314,316）が
電圧制御出力信号（120）のエッジ変化を検出した時、
下降ステアリング信号を発生する手段（304）と、 電圧制御出力信号（120）からの反転エッジ変化を検
出することなく基準周波数信号（116）の２つの連続し
たエッジ変化を検出し、リセットされるまで検出したエ
ッジ変化を保持する第３及び第４のフリップフロップ
（312,310）と、 第３もしくは第４のフリップフロップ（312,310）が
基準周波数信号（116）のエッジ変化を検出した時上昇
ステアリング信号を発生する手段（302）と、 第１及び第３のフリップフロップ（314,312）の両方
がエッジ変化を検出した時第１及び第３のフリップフロ
ップ（314,312）をリセットする手段（322）とから構成
され、更に、 第２のフリップフロップ（316）がエッジ変化を検出
し、第１及び第３のフリップフロップ（314,312）はリ
セットされず、かつ第３もしくは第４のフリップフロッ
プ（312,310）がエッジ変化を検出する時、第２のフリ
ップフロップ（316）をリセットする手段（328）と、 第４のフリップフロップ（310）がエッジ変化を検出
し、第１及び第３のフリップフロップ（314,312）はリ
セットされず、かつ第１もしくは第２のフリップフロッ
プ（314,316）がエッジ変化を検出した時、第４のフリ
ップフロップ（320）をリセットする手段（324）と、 第２及び第４のフリップフロップ（316,310）の両方
がエッジ変化を検出しない時位相ロック条件を表示する
手段（306）とを具えることを特徴とするディジタル位
相検出器としての構成を有する。
御出力信号（120）及び基準周波数信号（116）に基づい
て動作し、基準周波数信号（116）からの反転エッジ変
化を検出することなく電圧制御信号（120）の２つの連
続したエッジ変化を検出し、リセットされるまで各々検
出したエッジ変化を保持する第１及び第２のフリプフロ
ップ（314,316）を含むディジタル位相検出器（118）で
あって、 第１もしくは第２のフリップフロップ（314,316）が
電圧制御出力信号（120）のエッジ変化を検出した時、
下降ステアリング信号を発生する手段（304）と、 電圧制御出力信号（120）からの反転エッジ変化を検
出することなく基準周波数信号（116）の２つの連続し
たエッジ変化を検出し、リセットされるまで検出したエ
ッジ変化を保持する第３及び第４のフリップフロップ
（312,310）と、 第３もしくは第４のフリップフロップ（312,310）が
基準周波数信号（116）のエッジ変化を検出した時上昇
ステアリング信号を発生する手段（302）と、 第１及び第３のフリップフロップ（314,312）の両方
がエッジ変化を検出した時第１及び第３のフリップフロ
ップ（314,312）をリセットする手段（322）とから構成
され、更に、 第２のフリップフロップ（316）がエッジ変化を検出
し、第１及び第３のフリップフロップ（314,312）はリ
セットされず、かつ第３もしくは第４のフリップフロッ
プ（312,310）がエッジ変化を検出する時、第２のフリ
ップフロップ（316）をリセットする手段（328）と、 第４のフリップフロップ（310）がエッジ変化を検出
し、第１及び第３のフリップフロップ（314,312）はリ
セットされず、かつ第１もしくは第２のフリップフロッ
プ（314,316）がエッジ変化を検出した時、第４のフリ
ップフロップ（320）をリセットする手段（324）と、 第２及び第４のフリップフロップ（316,310）の両方
がエッジ変化を検出しない時位相ロック条件を表示する
手段（306）とを具えることを特徴とするディジタル位
相検出器としての構成を有する。
或いはまた、第２及び第４のフリップフロップ（316,
310）をリセットする手段（328,324）は論理ゲートから
なることを特徴とするディジタル位相検出器としての構
成を有する。
310）をリセットする手段（328,324）は論理ゲートから
なることを特徴とするディジタル位相検出器としての構
成を有する。
或いはまた、それぞれ上昇ステアリング電圧、下降ス
テアリング電圧を別々に出力し、かつ位相ロック条件を
表示する信号とからなる３つの出力信号を出力すること
を特徴とするディジタル位相検出器としての構成を有す
る。
テアリング電圧を別々に出力し、かつ位相ロック条件を
表示する信号とからなる３つの出力信号を出力すること
を特徴とするディジタル位相検出器としての構成を有す
る。
本発明は、周波数シンセサイザ（110）において用い
られるディジタル位相検出器（118）であって、基準周
波数（クリスタル）発振器（117）によって与えられる
基準信号と電圧制御発振器（112）によって与えられる
出力周波数信号（114）との間の位相誤差を表示してい
る。ディジタル位相検出器（118）は、基準周波数発振
器（117）及び電圧制御発振器（112）によって与えられ
る第１及び第２のディジタル周波数信号（116,120）を
受信する４つのフリップフロップ（310,312,314及び31
6）を含んでおり、その結果、第１及び第２のディジタ
ル周波数信号（116,120）の間の周波数差が存在する時
に最適な（最大）周波数ステアリングを与えることは勿
論、第１及び第２のディジタル周波数信号（116,120）
間の位相誤差を最適に表示するステアリング信号を発生
する。フリップフロップ（310,312,314及び316）に応答
して、ディジタル論理回路としてのノアゲート306は、
第１及び第２のディジタル周波数信号（116,120）が位
相ロックされている時、非積分（non−integrated）型
レベルタイプ表示を与えるように使用される。
られるディジタル位相検出器（118）であって、基準周
波数（クリスタル）発振器（117）によって与えられる
基準信号と電圧制御発振器（112）によって与えられる
出力周波数信号（114）との間の位相誤差を表示してい
る。ディジタル位相検出器（118）は、基準周波数発振
器（117）及び電圧制御発振器（112）によって与えられ
る第１及び第２のディジタル周波数信号（116,120）を
受信する４つのフリップフロップ（310,312,314及び31
6）を含んでおり、その結果、第１及び第２のディジタ
ル周波数信号（116,120）の間の周波数差が存在する時
に最適な（最大）周波数ステアリングを与えることは勿
論、第１及び第２のディジタル周波数信号（116,120）
間の位相誤差を最適に表示するステアリング信号を発生
する。フリップフロップ（310,312,314及び316）に応答
して、ディジタル論理回路としてのノアゲート306は、
第１及び第２のディジタル周波数信号（116,120）が位
相ロックされている時、非積分（non−integrated）型
レベルタイプ表示を与えるように使用される。
本明細書において開示される装置は、特に無線周波数
シンセサイザに対して用いられている。さらに具体的に
は、ここで開示された装置は、新しいディジタル位相検
出器によって特徴づけられる改良されたシンセサイザを
指向したものである。
シンセサイザに対して用いられている。さらに具体的に
は、ここで開示された装置は、新しいディジタル位相検
出器によって特徴づけられる改良されたシンセサイザを
指向したものである。
第１図はこのような改良された周波数シンセサイザ11
0を示している。周波数シンセサイザ110は、従来のクリ
スタル（基準周波数）発振器117によって与えられる基
準信号（fR）116に位相ロックしている出力周波数信号1
14を与える従来の電圧制御発振器（VCO）112を利用して
いる。出力周波数信号114は、例えば、モトローラから
商品化されているMC145158のような出力周波数信号114
に比例した周波数信号（電圧制御出力信号）（fV）120
を与えるプログラム可能な1/Nディジタル分周回路122に
よって1/N倍に分周される。従来型のマイクロコンピュ
ータ119は1/Nディジタル分周回路122の分周比（Ｎ）を
選択している。
0を示している。周波数シンセサイザ110は、従来のクリ
スタル（基準周波数）発振器117によって与えられる基
準信号（fR）116に位相ロックしている出力周波数信号1
14を与える従来の電圧制御発振器（VCO）112を利用して
いる。出力周波数信号114は、例えば、モトローラから
商品化されているMC145158のような出力周波数信号114
に比例した周波数信号（電圧制御出力信号）（fV）120
を与えるプログラム可能な1/Nディジタル分周回路122に
よって1/N倍に分周される。従来型のマイクロコンピュ
ータ119は1/Nディジタル分周回路122の分周比（Ｎ）を
選択している。
基準信号116と周波数信号（電圧制御出力信号）
（fV）120の間の僅かな差を決定するために、ディジタ
ル位相検出器118は基準信号116の周波数及び位相を周波
数信号（電圧制御出力信号）（fV）120の周波数及び位
相と比較する。電圧制御出力信号（fV）120と基準信号1
16の間の周波数及び位相におけるいかなる誤差も、必要
なステアリング方向を最適に表示する上昇／下降ステア
リング信号126を与えることによって、補正回路124に指
示されている。
（fV）120の間の僅かな差を決定するために、ディジタ
ル位相検出器118は基準信号116の周波数及び位相を周波
数信号（電圧制御出力信号）（fV）120の周波数及び位
相と比較する。電圧制御出力信号（fV）120と基準信号1
16の間の周波数及び位相におけるいかなる誤差も、必要
なステアリング方向を最適に表示する上昇／下降ステア
リング信号126を与えることによって、補正回路124に指
示されている。
補正回路124は、出力周波数信号114が基準周波数信号
（fR）116の位相を追跡するように電圧制御発振器（VC
O）112の周波数を増加させるか減少させて補正する誤差
電圧を発生する。補正回路124は、また周波数シンセサ
イザ110のフィードバックループ特性を決定するループ
フィルタを組み入れている。このことは、チャージポン
プ回路を用いることで達成されるかもしれない。チャー
ジポンプ回路の例としては、例えば、モトローラシーア
ンドイーパーツ，米国イリノイ州60196シャンバーグ，
アルゴンクィン・ロード1313から発行されている“パル
サーVHF移動無線電話”（出版番号68P81020E05−０）の
送信器及び受信器用の論理回路の項目の中に述べられて
いるような回路である。
（fR）116の位相を追跡するように電圧制御発振器（VC
O）112の周波数を増加させるか減少させて補正する誤差
電圧を発生する。補正回路124は、また周波数シンセサ
イザ110のフィードバックループ特性を決定するループ
フィルタを組み入れている。このことは、チャージポン
プ回路を用いることで達成されるかもしれない。チャー
ジポンプ回路の例としては、例えば、モトローラシーア
ンドイーパーツ，米国イリノイ州60196シャンバーグ，
アルゴンクィン・ロード1313から発行されている“パル
サーVHF移動無線電話”（出版番号68P81020E05−０）の
送信器及び受信器用の論理回路の項目の中に述べられて
いるような回路である。
ディジタル位相検出器118は、正確なステアリング信
号126を補正回路124へ供給するばかりではなく、マイク
ロコンピュータ119が基準周波数信号（fR）116及び電圧
制御出力信号（fV）120が位相ロックとなる時を表示す
るべく、正確なレベルタイプの位相ロック表示128を発
生している。マイクロコンピュータ119は、例えば送信
器を動作させるような無線機能を制御するためのレベル
タイプの位相ロック表示128を与えている。一般的によ
く知られた位相検出器と違って、レベルタイプの位相ロ
ック表示128はもはやさらなる処理（積分）を必要とし
ない。
号126を補正回路124へ供給するばかりではなく、マイク
ロコンピュータ119が基準周波数信号（fR）116及び電圧
制御出力信号（fV）120が位相ロックとなる時を表示す
るべく、正確なレベルタイプの位相ロック表示128を発
生している。マイクロコンピュータ119は、例えば送信
器を動作させるような無線機能を制御するためのレベル
タイプの位相ロック表示128を与えている。一般的によ
く知られた位相検出器と違って、レベルタイプの位相ロ
ック表示128はもはやさらなる処理（積分）を必要とし
ない。
第２図及び第３図は、本発明に従う、ディジタル位相
検出器118の動作を示している。さらに具体的には第２
図は、第３図において示されるディジタル位相検出回路
の状態図を示している。
検出器118の動作を示している。さらに具体的には第２
図は、第３図において示されるディジタル位相検出回路
の状態図を示している。
第２図において、状態A,B及びＥは、第３図のディジ
タル位相検出器118が位相ロック信号を受信している時
の条件に対応している。状態Ｃ及びＤは、ディジタル位
相検出器118が基準周波数信号（fR）116の周波数が分周
された電圧制御出力信号（fV）120の周波数よりも大き
いということを検出する時の条件に対応している。状態
Ｆ及びＧは、ディジタル位相検出器118が、電圧制御出
力信号（fV）120の周波数が基準周波数信号（fR）116の
周波数より大きいということを検出する時の条件に対応
している。
タル位相検出器118が位相ロック信号を受信している時
の条件に対応している。状態Ｃ及びＤは、ディジタル位
相検出器118が基準周波数信号（fR）116の周波数が分周
された電圧制御出力信号（fV）120の周波数よりも大き
いということを検出する時の条件に対応している。状態
Ｆ及びＧは、ディジタル位相検出器118が、電圧制御出
力信号（fV）120の周波数が基準周波数信号（fR）116の
周波数より大きいということを検出する時の条件に対応
している。
ディジタル位相電圧器118が状態B,C及びＤにある時、
このことは電圧制御出力信号（fV）120及び基準周波数
信号（fR）116を位相ロックするために、電圧制御出力
信号（fV）120の周波数に対して“アップ”（Ｄ＝0,U＝
１）補正が必要とされるということを示している。ディ
ジタル位相検出器が状態E,F及びＧにある時、このこと
は、電圧制御出力信号（fV）120及び基準周波数信号（f
R）116を位相ロックするために電圧制御出力信号（fV）
120の周波数に対して“ダウン”（Ｄ＝1,U＝０）補正が
必要とされるということを示している。状態Ａにおいて
のみ、ディジタル位相検出器は電圧制御出力信号（fV）
120の周波数に対する補正が必ずしも必要でない（Ｄ＝
0,U＝０）ということを示している。
このことは電圧制御出力信号（fV）120及び基準周波数
信号（fR）116を位相ロックするために、電圧制御出力
信号（fV）120の周波数に対して“アップ”（Ｄ＝0,U＝
１）補正が必要とされるということを示している。ディ
ジタル位相検出器が状態E,F及びＧにある時、このこと
は、電圧制御出力信号（fV）120及び基準周波数信号（f
R）116を位相ロックするために電圧制御出力信号（fV）
120の周波数に対して“ダウン”（Ｄ＝1,U＝０）補正が
必要とされるということを示している。状態Ａにおいて
のみ、ディジタル位相検出器は電圧制御出力信号（fV）
120の周波数に対する補正が必ずしも必要でない（Ｄ＝
0,U＝０）ということを示している。
状態間の遷移は受信した基準周波数信号（fR）116が
電圧制御出力信号（fV）120のどちらかの正方向のエッ
ジの検出において起こる。今後、“エッジ”という言葉
で表示されるどのような表示も、用いられる論理回路に
依存して正方向のエッジを意味するか、もしくは、負方
向のエッジを意味している。後に続く議論は様々な状態
間の流れを説明するために与えられている。
電圧制御出力信号（fV）120のどちらかの正方向のエッ
ジの検出において起こる。今後、“エッジ”という言葉
で表示されるどのような表示も、用いられる論理回路に
依存して正方向のエッジを意味するか、もしくは、負方
向のエッジを意味している。後に続く議論は様々な状態
間の流れを説明するために与えられている。
ディジタル位相検出器118が状態Ａにおいて始まると
する。もしも検出される次のエッジが基準周波数信号
（fR）116からであるならば、状態Ａから状態Ｂへの遷
移が起こる。逆に、検出される次のエッジが電圧制御出
力信号（fV）120からであるならば、状態Ａから状態Ｅ
への遷移が起こる。もしも、検出される次のエッジがす
ぐ前に先行している信号と同じ信号から発生していない
ならば、状態Ｂもしくは状態Ｅから状態Ａへの遷移が起
こる。従って、検出されたエッジが基準周波数信号
（fR）116か電圧制御出力信号（fV）120のどちらかの信
号からのものである限り、状態A,状態Ｂ及び状態Ｅ以外
のどのような遷移も発生しない。そして基準周波数信号
（fR）116及び電圧制御出力信号（fV）120の周波数が同
じとなり、ディジタル位相検出器は受信された基準周波
数信号（fR）116及び電圧制御出力信号（fV）120が位相
ロック（Ｌ＝１）されているということを示す。
する。もしも検出される次のエッジが基準周波数信号
（fR）116からであるならば、状態Ａから状態Ｂへの遷
移が起こる。逆に、検出される次のエッジが電圧制御出
力信号（fV）120からであるならば、状態Ａから状態Ｅ
への遷移が起こる。もしも、検出される次のエッジがす
ぐ前に先行している信号と同じ信号から発生していない
ならば、状態Ｂもしくは状態Ｅから状態Ａへの遷移が起
こる。従って、検出されたエッジが基準周波数信号
（fR）116か電圧制御出力信号（fV）120のどちらかの信
号からのものである限り、状態A,状態Ｂ及び状態Ｅ以外
のどのような遷移も発生しない。そして基準周波数信号
（fR）116及び電圧制御出力信号（fV）120の周波数が同
じとなり、ディジタル位相検出器は受信された基準周波
数信号（fR）116及び電圧制御出力信号（fV）120が位相
ロック（Ｌ＝１）されているということを示す。
ディジタル位相検出器118は、受信された基準周波数
信号（fR）116及び電圧制御出力信号（fV）120が周波数
的に異なっているということをディジタル位相検出器11
8が検出する時、基準周波数信号（fR）116及び電圧制御
出力信号（fV）120は位相ロックされていない（Ｌ＝
０）ということを示す。状態Ａから状態B,状態Ｃへの遷
移は、もしも基準周波数信号（fR）116の周波数が電圧
制御出力信号（fV）120の周波数よりも大きい場合に起
こり、状態Ａから状態E,状態Ｆへの遷移は電圧制御出力
信号（fV）120の周波数が基準周波数信号（fR）116の周
波数よりも大きい場合に起こる。この場合、ステアリン
グ信号は状態A,状態Ｂ及び状態Ｅに維持されていて、パ
ルス的な動作はせず、従って、補正回路124への最大ス
テアリングが維持されている。
信号（fR）116及び電圧制御出力信号（fV）120が周波数
的に異なっているということをディジタル位相検出器11
8が検出する時、基準周波数信号（fR）116及び電圧制御
出力信号（fV）120は位相ロックされていない（Ｌ＝
０）ということを示す。状態Ａから状態B,状態Ｃへの遷
移は、もしも基準周波数信号（fR）116の周波数が電圧
制御出力信号（fV）120の周波数よりも大きい場合に起
こり、状態Ａから状態E,状態Ｆへの遷移は電圧制御出力
信号（fV）120の周波数が基準周波数信号（fR）116の周
波数よりも大きい場合に起こる。この場合、ステアリン
グ信号は状態A,状態Ｂ及び状態Ｅに維持されていて、パ
ルス的な動作はせず、従って、補正回路124への最大ス
テアリングが維持されている。
さらに具体的には、このような状態Ａから、状態Ｂ及
び状態Ｃへの遷移、或いは状態Ｅ及び状態Ｆへの遷移
は、同じ信号から２つの連続したエッジが検出される時
に生ずる。“連続した”という言葉は、他の信号からの
中間的なエッジがこの期間中検出されないということを
意味している。もしも連続したエッジが基準周波数信号
（fR）116から検出されるならば、第１のエッジで状態
Ａから状態Ｂへの流れが遷移し、第２のエッジで状態Ｂ
から状態Ｃへの流れが遷移する。もしも、連続したエッ
ジが電圧制御出力信号（fV）120から検出されるなら
ば、第１のエッジで状態Ａから状態Ｅへの流れが遷移
し、第２のエッジで状態Ｅから状態Ｆへの流れが遷移す
る。
び状態Ｃへの遷移、或いは状態Ｅ及び状態Ｆへの遷移
は、同じ信号から２つの連続したエッジが検出される時
に生ずる。“連続した”という言葉は、他の信号からの
中間的なエッジがこの期間中検出されないということを
意味している。もしも連続したエッジが基準周波数信号
（fR）116から検出されるならば、第１のエッジで状態
Ａから状態Ｂへの流れが遷移し、第２のエッジで状態Ｂ
から状態Ｃへの流れが遷移する。もしも、連続したエッ
ジが電圧制御出力信号（fV）120から検出されるなら
ば、第１のエッジで状態Ａから状態Ｅへの流れが遷移
し、第２のエッジで状態Ｅから状態Ｆへの流れが遷移す
る。
もしもいったんディジタル位相検出器118が、受信し
た基準周波数信号（fR）116及び電圧制御出力信号
（fV）120が位相ロックされていない（Ｌ＝０）という
ことを示すならば、そのディジタル位相検出器118は、
他の信号（Ｌ＝０の表示を生じた信号とは別の信号）か
ら２つの連続したエッジが検出されない限り、Ｌ＝０の
表示を継続する。例えば、いったん状態Ｃにあって、基
準周波数信号（fR）116からの別のエッジが検出されて
も、ディジタル位相検出器118は状態Ｃのままに留ま
る。もしも、基準周波数信号（fR）116からのエッジに
引き続いて電圧制御出力信号（fV）120からのエッジが
検出されるならば、ディジタル位相検出器118は状態Ｃ
から状態Ｄへさらに再び状態Ｃへ遷移する。電圧制御出
力信号（fV）120を基準周波数（fR）116で置き換えるこ
とによって、同じ結果が状態Ｆと状態Ｇに関して生ず
る。
た基準周波数信号（fR）116及び電圧制御出力信号
（fV）120が位相ロックされていない（Ｌ＝０）という
ことを示すならば、そのディジタル位相検出器118は、
他の信号（Ｌ＝０の表示を生じた信号とは別の信号）か
ら２つの連続したエッジが検出されない限り、Ｌ＝０の
表示を継続する。例えば、いったん状態Ｃにあって、基
準周波数信号（fR）116からの別のエッジが検出されて
も、ディジタル位相検出器118は状態Ｃのままに留ま
る。もしも、基準周波数信号（fR）116からのエッジに
引き続いて電圧制御出力信号（fV）120からのエッジが
検出されるならば、ディジタル位相検出器118は状態Ｃ
から状態Ｄへさらに再び状態Ｃへ遷移する。電圧制御出
力信号（fV）120を基準周波数（fR）116で置き換えるこ
とによって、同じ結果が状態Ｆと状態Ｇに関して生ず
る。
もしも、いったん、他の信号からの２つの連続的なエ
ッジが検出されるならば、ディジタル位相検出器118は
Ｌ＝０をＬ＝１の表示に変えることによって信号が位相
ロックされるということを表示する。例えば、信号が位
相ロックされていない場合、電圧制御出力信号（fV）12
0からの２つの連続的なエッジによってのみ、ディジタ
ル位相検出器118が状態Ｃから状態Ｄを介して、初期状
態Ｅの位相ロックされた条件に帰還することを可能にす
る。同様に、基準周波数信号（fR）116からの２つの連
続的なエッジによってのみ、ディジタル位相検出器118
が、状態Ｆから状態Ｇを介して初期状態Ｂに位相ロック
された条件に帰還することを可能にする。どちらの例に
おいても、ディジタル位相検出器118が２つの連続的な
電圧制御出力信号（fV）120か基準周波数信号（fR）116
を位相ロックされた条件に帰還する場合には、ディジタ
ル位相検出器118は、それが２つの連続的な基準周波数
信号（fR）116か電圧制御出力信号（fV）120を各々検出
するまで位相ロックされた条件のままに留まる。
ッジが検出されるならば、ディジタル位相検出器118は
Ｌ＝０をＬ＝１の表示に変えることによって信号が位相
ロックされるということを表示する。例えば、信号が位
相ロックされていない場合、電圧制御出力信号（fV）12
0からの２つの連続的なエッジによってのみ、ディジタ
ル位相検出器118が状態Ｃから状態Ｄを介して、初期状
態Ｅの位相ロックされた条件に帰還することを可能にす
る。同様に、基準周波数信号（fR）116からの２つの連
続的なエッジによってのみ、ディジタル位相検出器118
が、状態Ｆから状態Ｇを介して初期状態Ｂに位相ロック
された条件に帰還することを可能にする。どちらの例に
おいても、ディジタル位相検出器118が２つの連続的な
電圧制御出力信号（fV）120か基準周波数信号（fR）116
を位相ロックされた条件に帰還する場合には、ディジタ
ル位相検出器118は、それが２つの連続的な基準周波数
信号（fR）116か電圧制御出力信号（fV）120を各々検出
するまで位相ロックされた条件のままに留まる。
このことによって、ディジタル位相検出器118は過剰
な補償をさけることを行ないつつ即座に電圧制御出力信
号（fV）120の周波数を訂正することを可能にする。上
述の動作は選択的になされるが、状態Ｇから状態Ｅもし
くは状態Ａへ或いは状態Ｄから状態Ａもしくは状態Ｂへ
のどちらか一方の状態遷移がなされるということに注意
すべきである。
な補償をさけることを行ないつつ即座に電圧制御出力信
号（fV）120の周波数を訂正することを可能にする。上
述の動作は選択的になされるが、状態Ｇから状態Ｅもし
くは状態Ａへ或いは状態Ｄから状態Ａもしくは状態Ｂへ
のどちらか一方の状態遷移がなされるということに注意
すべきである。
例えば、状態Ｃから、電圧制御出力信号（fV）120か
らの２つの連続的なエッジによって、ディジタル位相検
出器118が状態Ｅへ状態Ｄを介して遷移することを可能
にする。ここでディジタル位相検出器118は位相ロック
された信号を表示し、かつ電圧制御出力信号（fV）120
に対して必要とされた“ダウン”（Ｄ＝１）訂正を表示
する。状態Ｅから、電圧制御出力信号（fV）120からの
別の連続的なエッジによって、ディジタル位相検出器11
8が位相ロックされない信号を表示し、かつ、電圧制御
出力信号（fV）120に対して必要とされた“アップ”
（Ｄ＝１）訂正を表示する所の、状態Ｆへの状態遷移を
可能にする。電圧制御出力信号（fV）120を基準周波数
信号（fR）116で置き換えることによって、同様の結果
が状態F,状態Ｇ及び状態Ｂに関して生ずる。
らの２つの連続的なエッジによって、ディジタル位相検
出器118が状態Ｅへ状態Ｄを介して遷移することを可能
にする。ここでディジタル位相検出器118は位相ロック
された信号を表示し、かつ電圧制御出力信号（fV）120
に対して必要とされた“ダウン”（Ｄ＝１）訂正を表示
する。状態Ｅから、電圧制御出力信号（fV）120からの
別の連続的なエッジによって、ディジタル位相検出器11
8が位相ロックされない信号を表示し、かつ、電圧制御
出力信号（fV）120に対して必要とされた“アップ”
（Ｄ＝１）訂正を表示する所の、状態Ｆへの状態遷移を
可能にする。電圧制御出力信号（fV）120を基準周波数
信号（fR）116で置き換えることによって、同様の結果
が状態F,状態Ｇ及び状態Ｂに関して生ずる。
従って、基準周波数信号（fR）116と電圧制御出力信
号（fV）120の周波数が異なっている間は、ディジタル
位相検出器118は状態Ｃか状態Ｄ或いは状態Ｆか状態Ｇ
に存在する。電圧制御出力信号（fV）120の周波数が訂
正されるまではディジタル位相検出器118はそれらの状
態に留まる。基準周波数信号（fR）116と電圧制御出力
信号（fV）120の周波数が互いに逆の方においてわずか
に異なり、従って、状態Ｅかもしくは状態Ｂに、電圧制
御出力信号（fV）120のわずかな過剰訂正を反作用で中
和するように、逆の誤差信号パルスを発生することによ
って入るようになる。
号（fV）120の周波数が異なっている間は、ディジタル
位相検出器118は状態Ｃか状態Ｄ或いは状態Ｆか状態Ｇ
に存在する。電圧制御出力信号（fV）120の周波数が訂
正されるまではディジタル位相検出器118はそれらの状
態に留まる。基準周波数信号（fR）116と電圧制御出力
信号（fV）120の周波数が互いに逆の方においてわずか
に異なり、従って、状態Ｅかもしくは状態Ｂに、電圧制
御出力信号（fV）120のわずかな過剰訂正を反作用で中
和するように、逆の誤差信号パルスを発生することによ
って入るようになる。
第３図は、本発明に従って、第２図の状態図に従って
動作するディジタル位相検出器118を示している。ディ
ジタル位相検出器118は４つのＤタイプフリッフロップ3
10,312,314及び316を含んでいる。これらのＤタイプフ
リップフロップは基準周波数信号（fR）116と電圧制御
出力信号（fV）120を受信する。ディジタル位相検出器1
18はさらに基準周波数信号（fR）116と電圧制御出力信
号（fV）120の間の位相／周波数関係を表示するための
３つのゲート302,304及び306を含んでいる。オアゲート
302は電圧制御出力信号（fV）120の周波数が増加される
べき（Ｕ）時を表示し、オアゲート304は電圧制御出力
信号（fV）120の周波数が減少されるべき（Ｄ）時を表
示し、かつ、ノアゲート306は電圧制御出力信号（fV）1
20及び基準周波数信号（fR）116が位相ロクされた時を
表示している。
動作するディジタル位相検出器118を示している。ディ
ジタル位相検出器118は４つのＤタイプフリッフロップ3
10,312,314及び316を含んでいる。これらのＤタイプフ
リップフロップは基準周波数信号（fR）116と電圧制御
出力信号（fV）120を受信する。ディジタル位相検出器1
18はさらに基準周波数信号（fR）116と電圧制御出力信
号（fV）120の間の位相／周波数関係を表示するための
３つのゲート302,304及び306を含んでいる。オアゲート
302は電圧制御出力信号（fV）120の周波数が増加される
べき（Ｕ）時を表示し、オアゲート304は電圧制御出力
信号（fV）120の周波数が減少されるべき（Ｄ）時を表
示し、かつ、ノアゲート306は電圧制御出力信号（fV）1
20及び基準周波数信号（fR）116が位相ロクされた時を
表示している。
第２図の状態図の状態Ａから状態Ｇへの状態は各々の
フリップフロップのＱ出力に対応している。第２図の状
態図を実施するのには、わずか７つの状態が必要とされ
るにすぎないが、16の段階を表わすことのできる４つの
フリップフロップが用いられている。ディジタル位相検
出器118はフリップフロップ312のＱ出力がセットされる
（Ｑ＝１）時のみ、状態Ｂに存在している。状態Ｅはフ
リップフロップ314のＱ出力がセットされるときのみに
表示されている。状態Ｃはフリップフロップ310及びフ
リップフロップ312の両方のＱ出力がともにセットされ
るときに限って表示されている。状態Ｆはフリップフロ
ップ314とフリップフロップ316の両方のＱ出力がともに
セットされるときに限って表示されている。状態Ｄはフ
リップフロップ310のＱ出力がセットされるときに限っ
て表示されている。状態Ｇはフリップフロップ316のＱ
出力がセットされるときに限って表示されている。状態
Ａは特別なゲートであって、一般的に、すべてのフリッ
プフロップ310,312,314及び316がリセットされるときに
表示される。
フリップフロップのＱ出力に対応している。第２図の状
態図を実施するのには、わずか７つの状態が必要とされ
るにすぎないが、16の段階を表わすことのできる４つの
フリップフロップが用いられている。ディジタル位相検
出器118はフリップフロップ312のＱ出力がセットされる
（Ｑ＝１）時のみ、状態Ｂに存在している。状態Ｅはフ
リップフロップ314のＱ出力がセットされるときのみに
表示されている。状態Ｃはフリップフロップ310及びフ
リップフロップ312の両方のＱ出力がともにセットされ
るときに限って表示されている。状態Ｆはフリップフロ
ップ314とフリップフロップ316の両方のＱ出力がともに
セットされるときに限って表示されている。状態Ｄはフ
リップフロップ310のＱ出力がセットされるときに限っ
て表示されている。状態Ｇはフリップフロップ316のＱ
出力がセットされるときに限って表示されている。状態
Ａは特別なゲートであって、一般的に、すべてのフリッ
プフロップ310,312,314及び316がリセットされるときに
表示される。
後述の表によって、第２図において示された状態と各
々のフリップフロップ310,312,314及び316のＱ出力の間
の対応関係がまとめられている。即ち、 後述する議論は、フリップフロップ310,312,314及び3
16の各々のセット及びリセット状態を理解する上で役立
つかもしれない。
々のフリップフロップ310,312,314及び316のＱ出力の間
の対応関係がまとめられている。即ち、 後述する議論は、フリップフロップ310,312,314及び3
16の各々のセット及びリセット状態を理解する上で役立
つかもしれない。
第２図及び第３図を参照すると、ディジタル位相検出
器118が状態Ａにあると仮定し、基準周波数信号（fR）1
16からのエッジがフリップフロップ310及び312のクロッ
ク入力において受信される時、フリップフロップ312の
Ｑ出力は、基準周波数信号（fR）116が電圧制御出力信
号（fV）120の前に受信され、フリップフロップ312及び
314のＤ入力が非常にハイレベルにあり、かつディジタ
ル位相検出器118が状態Ａから状態Ｂへ状態遷移するこ
とから、Ｌ位相誤差をセットするべくセットされる。
器118が状態Ａにあると仮定し、基準周波数信号（fR）1
16からのエッジがフリップフロップ310及び312のクロッ
ク入力において受信される時、フリップフロップ312の
Ｑ出力は、基準周波数信号（fR）116が電圧制御出力信
号（fV）120の前に受信され、フリップフロップ312及び
314のＤ入力が非常にハイレベルにあり、かつディジタ
ル位相検出器118が状態Ａから状態Ｂへ状態遷移するこ
とから、Ｌ位相誤差をセットするべくセットされる。
フリップフロップ310のＱ出力は、そのＤ入力がハイ
レベルにある時に、基準周波数信号（fR）116のエッジ
が受信されるまではセットされない。基準周波数信号
（fR）116のエッジが検出された時、ディジタル位相検
出器118が状態B,状態Ｃ或いは状態Ｄに存在しないかぎ
り、このことは起こらない。オア（OR）ゲート318は、
フリップフロップ310及び312のＱ出力を、この機能をフ
リップフロップ310のＤ入力へ与えるために受信する。
従って、第２の連続的な基準周波数信号（fR）116のエ
ッジの後、フリップフロップ310及び312の両方のＱ出力
は基準周波数信号（fR）116の期間が電圧制御出力信号
（fV）120の期間よりも短いものとして検出され、かつ
ディジタル位相検出器118は状態Ｃに存在するから周波
数差を表示するべくセットされる。
レベルにある時に、基準周波数信号（fR）116のエッジ
が受信されるまではセットされない。基準周波数信号
（fR）116のエッジが検出された時、ディジタル位相検
出器118が状態B,状態Ｃ或いは状態Ｄに存在しないかぎ
り、このことは起こらない。オア（OR）ゲート318は、
フリップフロップ310及び312のＱ出力を、この機能をフ
リップフロップ310のＤ入力へ与えるために受信する。
従って、第２の連続的な基準周波数信号（fR）116のエ
ッジの後、フリップフロップ310及び312の両方のＱ出力
は基準周波数信号（fR）116の期間が電圧制御出力信号
（fV）120の期間よりも短いものとして検出され、かつ
ディジタル位相検出器118は状態Ｃに存在するから周波
数差を表示するべくセットされる。
もしも、第３の連続的な基準周波数信号（fR）116の
エッジが検出されるならば、フリップフロップにいかな
る変化も起こらず、しかもディジタル位相検出器118は
状態Ｃに留まる。
エッジが検出されるならば、フリップフロップにいかな
る変化も起こらず、しかもディジタル位相検出器118は
状態Ｃに留まる。
なおも状態Ｃのままに留まっている間、もしも、電圧
制御出力信号（fV）120のエッジがフリップフロップ314
及び316のクロック入力においてディジタル位相検出器1
18によって受信されるならば、フリップフロップ314は
瞬間的にセットされ、かつリセットされ、フリップフロ
ップ312はリセットされ、かつディジタル位相検出器118
は状態Ｃから状態Ｄへ状態遷移する。フリップフロップ
312及び314のリセットは、フリップフロップ312及び314
の２つのＱ出力を、アンドゲート322でAND論理を取るこ
とによって達成される。アンドゲート322の出力はフリ
ップフロップ312及び314の両方をリセットするように結
合している。
制御出力信号（fV）120のエッジがフリップフロップ314
及び316のクロック入力においてディジタル位相検出器1
18によって受信されるならば、フリップフロップ314は
瞬間的にセットされ、かつリセットされ、フリップフロ
ップ312はリセットされ、かつディジタル位相検出器118
は状態Ｃから状態Ｄへ状態遷移する。フリップフロップ
312及び314のリセットは、フリップフロップ312及び314
の２つのＱ出力を、アンドゲート322でAND論理を取るこ
とによって達成される。アンドゲート322の出力はフリ
ップフロップ312及び314の両方をリセットするように結
合している。
状態Ｄにある間、もしも基準周波数信号（fR）116の
エッジが受信されるならば、フリップフロップ312はセ
ットされ、かつ、ディジタル位相検出器118は状態Ｄか
ら状態Ｃへ状態遷移する。もしも状態Ｄにある間、フリ
ップフロップ314及び316のクロック入力において電圧制
御出力信号（fV）120のエッジが受信されるならば、フ
リップフロップ314はセットされ、フリップフロップ310
はリセットされ、しかもディジタル位相検出器118は、
状態Ｄから状態Ｅへ状態遷移する。フリップフロップ31
0をリセットすることは、望ましくない状態或いは用い
られない状態への遷移をさけるために起こる。
エッジが受信されるならば、フリップフロップ312はセ
ットされ、かつ、ディジタル位相検出器118は状態Ｄか
ら状態Ｃへ状態遷移する。もしも状態Ｄにある間、フリ
ップフロップ314及び316のクロック入力において電圧制
御出力信号（fV）120のエッジが受信されるならば、フ
リップフロップ314はセットされ、フリップフロップ310
はリセットされ、しかもディジタル位相検出器118は、
状態Ｄから状態Ｅへ状態遷移する。フリップフロップ31
0をリセットすることは、望ましくない状態或いは用い
られない状態への遷移をさけるために起こる。
これはフリップフロップ310が３つの条件の存在のも
とでのみリセットされるということを保証するためにノ
アゲート324の出力をフリップフロップ310のリセット
（Ｒ）入力に結合することによって達成される。各々の
条件は、それぞれノアゲート324への３つの入力のうち
の１つにおいて結合している。すなわちフリップフロッ
プ310から反転Ｑ出力、アンドゲート322の出力及びアン
ドゲート326の出力である。
とでのみリセットされるということを保証するためにノ
アゲート324の出力をフリップフロップ310のリセット
（Ｒ）入力に結合することによって達成される。各々の
条件は、それぞれノアゲート324への３つの入力のうち
の１つにおいて結合している。すなわちフリップフロッ
プ310から反転Ｑ出力、アンドゲート322の出力及びアン
ドゲート326の出力である。
フリップフロップ310の反転Ｑ出力はノアゲート324に
よってフリップフロップ310が、もしもディジタル位相
検出器118が状態Ｃもしくは状態Ｄに存在しないなら
ば、リセットされないということを保証するために、受
信される。アンドゲート322の出力はノアゲート324によ
って、フリップフロップ314及び316がリセットされフリ
ップフロップ310をリセットすることをさけるために、
受信される。アンドゲート326の出力はノアゲート324に
よって、フリップフロップ310をリセットすることをさ
けるために、フリップフロップ314及び316がリセットさ
れない限り、受信される。後者の機能はフリップフロッ
プ314及び316の２つの反転Ｑ出力をアンドゲート326の
入力に結合することによって達成される。
よってフリップフロップ310が、もしもディジタル位相
検出器118が状態Ｃもしくは状態Ｄに存在しないなら
ば、リセットされないということを保証するために、受
信される。アンドゲート322の出力はノアゲート324によ
って、フリップフロップ314及び316がリセットされフリ
ップフロップ310をリセットすることをさけるために、
受信される。アンドゲート326の出力はノアゲート324に
よって、フリップフロップ310をリセットすることをさ
けるために、フリップフロップ314及び316がリセットさ
れない限り、受信される。後者の機能はフリップフロッ
プ314及び316の２つの反転Ｑ出力をアンドゲート326の
入力に結合することによって達成される。
ディジタル位相検出器118が状態Ｄから状態Ｅへ状態
遷移する場合には、もしも次の検出されるエッジが基準
周波数信号（fR）116からのものであるならば、フリッ
プフロップ314は瞬間的に位相誤差を表示するべくセッ
トされ、かつ、その後リセットされ、ディジタル位相検
出器118は状態Ａへもどることになる。もしも検出され
る次のエッジが基準周波数信号（fR）116よりはむしろ
電圧制御出力信号（fV）120からのものであるならば、
フリップフロップ316は周波数差を表示するべくセット
される。なぜならば、電圧制御出力信号（fV）120の期
間は基準周波数信号（fR）116の期間よりも少ないもの
として検出され、かつディジタル位相検出器118は状態
Ｅから状態Ｆへ状態遷移するからである。フリップフロ
ップ316のセットはその入力としてフリップフロップ314
及び316のＱ出力を受信するノアゲート320を介して達成
される。フリップフロップ316に関するノアゲート320の
機能はフリップフロップ316に関するノアゲート318の機
能に類似している。
遷移する場合には、もしも次の検出されるエッジが基準
周波数信号（fR）116からのものであるならば、フリッ
プフロップ314は瞬間的に位相誤差を表示するべくセッ
トされ、かつ、その後リセットされ、ディジタル位相検
出器118は状態Ａへもどることになる。もしも検出され
る次のエッジが基準周波数信号（fR）116よりはむしろ
電圧制御出力信号（fV）120からのものであるならば、
フリップフロップ316は周波数差を表示するべくセット
される。なぜならば、電圧制御出力信号（fV）120の期
間は基準周波数信号（fR）116の期間よりも少ないもの
として検出され、かつディジタル位相検出器118は状態
Ｅから状態Ｆへ状態遷移するからである。フリップフロ
ップ316のセットはその入力としてフリップフロップ314
及び316のＱ出力を受信するノアゲート320を介して達成
される。フリップフロップ316に関するノアゲート320の
機能はフリップフロップ316に関するノアゲート318の機
能に類似している。
ディジタル位相検出器118が状態Ｅから状態Ｆへ状態
遷移する場合には、次の検出されるエッジが電圧制御出
力信号（fV）120から生ずるのであれば、ディジタル位
相検出器118は状態Ｆに留まることになる。
遷移する場合には、次の検出されるエッジが電圧制御出
力信号（fV）120から生ずるのであれば、ディジタル位
相検出器118は状態Ｆに留まることになる。
なおも状態Ｆに留まる間、もしも１つの基準周波数信
号（fR）116のエッジがディジタル位相検出器118によっ
て受信されるならば、フリップフロップ312は瞬間的に
セットされかつリセットされ、フリップフロップ314は
リセットされ、ディジタル位相検出器118は状態Ｆから
状態Ｇへ状態遷移する。フリップフロップ312及び314を
リセットすることは前述と同様に達成される。
号（fR）116のエッジがディジタル位相検出器118によっ
て受信されるならば、フリップフロップ312は瞬間的に
セットされかつリセットされ、フリップフロップ314は
リセットされ、ディジタル位相検出器118は状態Ｆから
状態Ｇへ状態遷移する。フリップフロップ312及び314を
リセットすることは前述と同様に達成される。
状態Ｇに存在する間、もしも１つの電圧制御出力信号
（fV）120のエッジが受信されるならば、フリップフロ
ップ314はセットされ、かつディジタル位相検出器118は
状態Ｇから状態Ｆへ状態遷移する。
（fV）120のエッジが受信されるならば、フリップフロ
ップ314はセットされ、かつディジタル位相検出器118は
状態Ｇから状態Ｆへ状態遷移する。
もしも、状態Ｇに存在する間に１つの基準周波数信号
（fR）116のエッジが検出されるならば、フリップフロ
ップ316はリセットされ、そしてディジタル位相検出器1
18は状態Ｇから状態Ｂへ状態遷移する。フリップフロッ
プ316をリセットすることはノアゲート324のかわりにノ
アゲート328を用いることを除いてフリップフロップ310
をリセットすることと同様に達成される。ノアゲート32
4は、フリップフロップ316が、３つの条件の存在のもと
でのみ、リセットされるということを保証している。こ
こで３つの条件のうちの各々は、ノアゲート328への３
つの入力のうちの１つにおいて与えられている。即ち、
フリップフロップ316からの反転Ｑ出力、アンドゲート3
22の出力そしてアンドゲート330の出力である。フリッ
プフロップ316の反転Ｑ出力はノアゲート324によって、
フリップフロップ316はもしもディジタル位相検出器118
が状態Ｆもしくは状態Ｇに存在しないならば、リセット
されないということを保証するために受信される。アン
ドゲート322の出力はノアゲート324によって、フリップ
フロップ312及び314がリセットされている時にフリップ
フロップ316がリセットされることを防止するために受
信される。アンドゲート330の出力はノアゲート328によ
って、フリップフロップ310及び312がリセットされない
限りフリップフロップ316がリセットされることを防止
するために受信される。後者の機能は、フリップフロッ
プ310及び312の反転されたＱ出力をアンドゲート330の
入力に結合することによって達成される。
（fR）116のエッジが検出されるならば、フリップフロ
ップ316はリセットされ、そしてディジタル位相検出器1
18は状態Ｇから状態Ｂへ状態遷移する。フリップフロッ
プ316をリセットすることはノアゲート324のかわりにノ
アゲート328を用いることを除いてフリップフロップ310
をリセットすることと同様に達成される。ノアゲート32
4は、フリップフロップ316が、３つの条件の存在のもと
でのみ、リセットされるということを保証している。こ
こで３つの条件のうちの各々は、ノアゲート328への３
つの入力のうちの１つにおいて与えられている。即ち、
フリップフロップ316からの反転Ｑ出力、アンドゲート3
22の出力そしてアンドゲート330の出力である。フリッ
プフロップ316の反転Ｑ出力はノアゲート324によって、
フリップフロップ316はもしもディジタル位相検出器118
が状態Ｆもしくは状態Ｇに存在しないならば、リセット
されないということを保証するために受信される。アン
ドゲート322の出力はノアゲート324によって、フリップ
フロップ312及び314がリセットされている時にフリップ
フロップ316がリセットされることを防止するために受
信される。アンドゲート330の出力はノアゲート328によ
って、フリップフロップ310及び312がリセットされない
限りフリップフロップ316がリセットされることを防止
するために受信される。後者の機能は、フリップフロッ
プ310及び312の反転されたＱ出力をアンドゲート330の
入力に結合することによって達成される。
前述の如く、オアゲート302,304及びノアゲート306
は、それぞれ電圧制御出力信号（fV）120の周波数が増
加される（Ｕ）べき時、電圧制御出力信号（fV）120の
周波数が減少される（Ｄ）べき時、及い電圧制御出力信
号（fV）120及び基準周波数信号（fR）116が位相ロック
されている時のそれぞれを表示することに対して用いら
れている。電圧制御出力信号（fV）120の周波数が増加
されるべきであるという表示は、オアゲート302を介し
て、フリップフロップ310及び312のＱ出力をオアゲート
302において、オア（OR）結合することによって達成さ
れている。もしも、フリップフロップ310及び312のＱ出
力のうちの１つもしくはそれ以上がセットされるなら
ば、その時ディジタル位相検出器118は状態B,状態Ｃ或
いは状態Ｄになる。従って、電圧制御出力信号（fV）12
0の周波数は増加されるべきである。
は、それぞれ電圧制御出力信号（fV）120の周波数が増
加される（Ｕ）べき時、電圧制御出力信号（fV）120の
周波数が減少される（Ｄ）べき時、及い電圧制御出力信
号（fV）120及び基準周波数信号（fR）116が位相ロック
されている時のそれぞれを表示することに対して用いら
れている。電圧制御出力信号（fV）120の周波数が増加
されるべきであるという表示は、オアゲート302を介し
て、フリップフロップ310及び312のＱ出力をオアゲート
302において、オア（OR）結合することによって達成さ
れている。もしも、フリップフロップ310及び312のＱ出
力のうちの１つもしくはそれ以上がセットされるなら
ば、その時ディジタル位相検出器118は状態B,状態Ｃ或
いは状態Ｄになる。従って、電圧制御出力信号（fV）12
0の周波数は増加されるべきである。
電圧制御出力信号（fV）120の周波数が減少されるべ
きであるという表示は、オアゲート304を介して、フリ
ップフロップ314及び316のＱ出力をオアゲート304にお
いてオア（OR）結合することによって達成されている。
もしも、フリップフロップ314及び316のＱ出力のうちの
１つもしくはそれ以上がセットされるならば、その時デ
ィジタル位相検出器118は状態E,状態Ｆもしくは状態Ｇ
になる。そして、電圧制御出力信号（fV）120の周波数
は減少される。
きであるという表示は、オアゲート304を介して、フリ
ップフロップ314及び316のＱ出力をオアゲート304にお
いてオア（OR）結合することによって達成されている。
もしも、フリップフロップ314及び316のＱ出力のうちの
１つもしくはそれ以上がセットされるならば、その時デ
ィジタル位相検出器118は状態E,状態Ｆもしくは状態Ｇ
になる。そして、電圧制御出力信号（fV）120の周波数
は減少される。
電圧制御出力信号（fV）120及び基準周波数信号
（fR）116が位相ロックされているという表示は、ノア
ゲート306を介して、フリップフロップ310及び316のＱ
出力をノアゲート306においてノア（NOR）結合すること
によって達成される。もしも、フリップフロップ310及
び316のＱ出力のうちのいずれもセットされないなら
ば、その時には、ディジタル位相検出器118は状態A,状
態Ｂもしくは状態Ｅに存在することになり、そして電圧
制御出力信号（fV）120は基準周波数信号（fR）116に位
相ロックされる。
（fR）116が位相ロックされているという表示は、ノア
ゲート306を介して、フリップフロップ310及び316のＱ
出力をノアゲート306においてノア（NOR）結合すること
によって達成される。もしも、フリップフロップ310及
び316のＱ出力のうちのいずれもセットされないなら
ば、その時には、ディジタル位相検出器118は状態A,状
態Ｂもしくは状態Ｅに存在することになり、そして電圧
制御出力信号（fV）120は基準周波数信号（fR）116に位
相ロックされる。
ディジタル位相検出器118のオアゲート302及びオアゲ
ート304からの出力（Ｕ及びＤ）は補正回路（第１図に
おける124）に適用されることになり、結果として、最
適な位相利得特性を有する改善された周波数シンセサイ
ザを提供することになる。
ート304からの出力（Ｕ及びＤ）は補正回路（第１図に
おける124）に適用されることになり、結果として、最
適な位相利得特性を有する改善された周波数シンセサイ
ザを提供することになる。
一方、ノアゲート306からの出力（Ｌ）は非積分型（n
on−integrated）レベルタイプ表示であって、周波数シ
ンセサイザが位相ロックされている時を無線に知らせる
ために、直接的に無線論理回路に適用されるかもしれな
い。
on−integrated）レベルタイプ表示であって、周波数シ
ンセサイザが位相ロックされている時を無線に知らせる
ために、直接的に無線論理回路に適用されるかもしれな
い。
当業者によって、種々な改良及び変更が本発明に対し
て、本発明の精神と範囲より逸脱することなしに、なさ
れるということは理解されるであろう。
て、本発明の精神と範囲より逸脱することなしに、なさ
れるということは理解されるであろう。
第１図は、本発明による無線周波数シンセサイザのブロ
ック図である。 第２図は、第１図に図示されたディジタル位相検出器11
8の動作を説明する本発明の状態図である。 第３図は、本発明による第１図に図示されたディジタル
位相検出器118の回路図を示す。 110……周波数シンセサイザ 112……電圧制御発振器（VCO） 114……出力周波数信号 116……第１のディジタル周波数信号（基準（周波数）
信号）（fR） 117……基準周波数（クリスタル）発振器 118……ディジタル位相検出器 119……マイクロコンピュータ 120……（分周された）電圧制御出力信号（fV）（第２
のディジタル周波数信号） 122……1/Nディジタル分周器（回路） 124……補正回路 126……上昇（Ｕ）／下降（Ｄ）ステアリング信号 128……レベルタイプの位相ロック表示 302,304,318,320……オアゲート 306,324,328……ノアゲート 310,312,314,316……フリップフロップ 322,326,330……アンドゲート
ック図である。 第２図は、第１図に図示されたディジタル位相検出器11
8の動作を説明する本発明の状態図である。 第３図は、本発明による第１図に図示されたディジタル
位相検出器118の回路図を示す。 110……周波数シンセサイザ 112……電圧制御発振器（VCO） 114……出力周波数信号 116……第１のディジタル周波数信号（基準（周波数）
信号）（fR） 117……基準周波数（クリスタル）発振器 118……ディジタル位相検出器 119……マイクロコンピュータ 120……（分周された）電圧制御出力信号（fV）（第２
のディジタル周波数信号） 122……1/Nディジタル分周器（回路） 124……補正回路 126……上昇（Ｕ）／下降（Ｄ）ステアリング信号 128……レベルタイプの位相ロック表示 302,304,318,320……オアゲート 306,324,328……ノアゲート 310,312,314,316……フリップフロップ 322,326,330……アンドゲート
Claims (3)
- 【請求項１】電圧制御出力信号及び基準周波数信号に基
づいて動作し、基準周波数信号からの反転エッジ変化を
検出することなく電圧制御出力信号の２つの連続したエ
ッジ変化を検出し、リセットされるまで各々検出したエ
ッジ変化を保持する第１及び第２のフリップフロップを
含むディジタル位相検出器であって、 第１もしくは第２のフリップフロップが電圧制御出力信
号のエッジ変化を検出した時、下降ステアリング信号を
発生する手段と、 電圧制御出力信号からの反転エッジ変化を検出すること
なく基準周波数信号の２つの連続したエッジ変化を検出
し、リセットされるまで検出したエッジ変化を保持する
第３及び第４のフリップフロップと、 第３もしくは第４のフリップフロップが基準周波数信号
のエッジ変化を検出した時上昇ステアリング信号を発生
する手段と、 第１及び第３のフリップフロップの両方がエッジ変化を
検出した時第１及び第３のフリップフロップをリセット
する手段とから構成され、更に、 第２のフリップフロップがエッジ変化を検出し、第１及
び第３のフリップフロップはリセットされず、かつ第３
もしくは第４のフリップフロップがエッジ変化を検出す
る時、第２のフリップフロップをリセットする手段と、 第４のフリップフロップがエッジ変化を検出し、第１及
び第３のフリップフロップはリセットされず、かつ第１
もしくは第２のフリップフロップがエッジ変化を検出し
た時、第４のフリップフロップをリセットする手段と、 第２及び第４のフリップフロップの両方がエッジ変化を
検出しない時位相ロック条件を表示する手段とを具える
ことを特徴とするディジタル位相検出器。 - 【請求項２】第２及び第４のフリップフロップをリセッ
トする手段は論理ゲートからなることを特徴とする請求
項１記載のディジタル位相検出器。 - 【請求項３】それぞれ上昇ステアリング電圧、下降ステ
アリング電圧を別々に出力し、かつ位相ロック条件を表
示する信号とからなる３つの出力信号を出力することを
特徴とする請求項１乃至２の内いずれか１項記載のディ
ジタル位相検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/123,415 US4764737A (en) | 1987-11-20 | 1987-11-20 | Frequency synthesizer having digital phase detector with optimal steering and level-type lock indication |
| US123,415 | 1987-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01162417A JPH01162417A (ja) | 1989-06-26 |
| JP2594141B2 true JP2594141B2 (ja) | 1997-03-26 |
Family
ID=22408564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63292245A Expired - Fee Related JP2594141B2 (ja) | 1987-11-20 | 1988-11-18 | ディジタル位相検出器及び該ディジタル位相検出器を有する周波数シンセサイザ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4764737A (ja) |
| EP (1) | EP0316543B1 (ja) |
| JP (1) | JP2594141B2 (ja) |
| KR (1) | KR970002219B1 (ja) |
| AT (1) | ATE95960T1 (ja) |
| CA (1) | CA1299255C (ja) |
| DE (1) | DE3884909T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2202398A (en) * | 1987-03-18 | 1988-09-21 | Marconi Instruments Ltd | Phase comparator |
| US4901026A (en) * | 1987-07-01 | 1990-02-13 | Rockwell International Corporation | Phase detector circuit having latched output characteristic |
| JP2619448B2 (ja) * | 1987-12-24 | 1997-06-11 | 富士通株式会社 | ディジタル式位相比較回路 |
| US4806870A (en) * | 1988-01-11 | 1989-02-21 | Data General Corporation | Phase comparator and data separator |
| US4827225A (en) * | 1988-06-13 | 1989-05-02 | Unisys Corporation | Fast locking phase-locked loop utilizing frequency estimation |
| US4935707A (en) * | 1989-05-01 | 1990-06-19 | Motorola, Inc. | Current reduction of a synthesizer |
| US4975650A (en) * | 1989-07-24 | 1990-12-04 | Motorola, Inc. | Phase detector |
| US5099202A (en) * | 1990-02-26 | 1992-03-24 | General Electric Company | Phase shift generator |
| US4970475A (en) * | 1990-03-28 | 1990-11-13 | Motorola Inc. | Linearized three state phase detector |
| JPH04249918A (ja) * | 1991-01-08 | 1992-09-04 | Fujitsu General Ltd | 電圧制御発振装置 |
| US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
| US5686864A (en) * | 1995-09-05 | 1997-11-11 | Motorola, Inc. | Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer |
| US6023198A (en) * | 1998-06-08 | 2000-02-08 | Motorola, Inc. | Self-tuning and temperature compensated voltage controlled oscillator |
| US6329847B1 (en) | 1998-09-29 | 2001-12-11 | U.S. Phillips Corporation | Radio device including a frequency synthesizer and phase discriminator for such a device |
| US6448820B1 (en) * | 1998-11-04 | 2002-09-10 | Altera Corporation | Fast locking phase frequency detector |
| US6107890A (en) * | 1999-05-05 | 2000-08-22 | Nortel Networks Corporation | Digital phase comparator and frequency synthesizer |
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| US6188287B1 (en) | 1999-09-27 | 2001-02-13 | Motorola, Inc. | Method and apparatus for reducing phase noise in a voltage controlled oscillator circuit |
| US6194975B1 (en) | 1999-12-13 | 2001-02-27 | Motorola, Inc. | Dual band VCO with improved phase noise |
| EP1158680B1 (en) * | 2000-05-19 | 2005-02-16 | Yazaki Corporation | Phase comparator and clock recovery circuit |
| US6281712B1 (en) | 2000-09-05 | 2001-08-28 | Motorola, Inc. | Phase detector with frequency steering |
| US6441691B1 (en) * | 2001-03-09 | 2002-08-27 | Ericsson Inc. | PLL cycle slip compensation |
| FR2832564B1 (fr) * | 2001-11-19 | 2004-01-30 | Stepmind | Procede et dispositif de comparaison de phase et de frequence |
| JP2003163592A (ja) * | 2001-11-26 | 2003-06-06 | Mitsubishi Electric Corp | 位相比較器およびそれを用いたクロック発生回路 |
| US6774732B1 (en) * | 2003-02-14 | 2004-08-10 | Motorola, Inc. | System and method for coarse tuning a phase locked loop (PLL) synthesizer using 2-PI slip detection |
| US8134393B1 (en) | 2010-09-29 | 2012-03-13 | Motorola Solutions, Inc. | Method and apparatus for correcting phase offset errors in a communication device |
| US11595047B1 (en) * | 2022-03-03 | 2023-02-28 | Ciena Corporation | Apparatus and methods for a phase frequency detector with a wide operational range |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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