KR970002219B1 - 최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기 - Google Patents

최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기 Download PDF

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Abstract

내용 없음.

Description

최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기
제1도는 본 발명에 다른 무선 합성기의 블록도
제2도는 본 발명에 따라 제1도에서 도시한 위상 검출기의 동작을 설명한 상태도
제3도는 본 발명에 따라 제1도에서 도시한 위상 검출기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
110 : 합성기 112 : 전압 제어 발진기
117 : 수정 발진기 118 : 위상 검출기
119 : 마이크로컴퓨터 124 : 보정 회로
본 발명은 일반적으로 무선 주파수(RF) 통신 회로에 관한 것이며, 구체적으로는 주파수 합성기에 관한 것이다
디지탈(3상태로 공지된) 위상 검출기를 이용한 주파수 합성기는 통산 송신기 및/또는 수신기에서 이용되는 안정한 신호를 제공하는데 이용된다. 전형적인 합성기 설계에서, 전압 제어 발진기(VCO)는 기준 신호에 위상 동기된 출력 신호를 제공하기 위해 이용된다. 위상 검출기는 기준 신호를 상기 출력 신호에 비례하는 주파수 신호와 비교하는데 이용되고, 그리고 두 신호 사이에 차이가 검출되면 오차 신호를 제공하여 보정 회로에 지지한다. 상기 보정 회로는 상기 출력 신호가 상기 기준 신호의 위상을 추적하도록 VCO의 주파수를 보정하는데 이용되는 오차 전압을 발생시킨다.
이상적으로는 위상 검출기는 발진기 주파수 신호가 최적 시간 간격의 범위내에서 보정될 수 있도록 VCO의 주파수를 최대한으로 조정하도록 설계된다. 위상 검출기가 VCO의 주파수를 최대한으로 조정하기 위해서는 보정회로는 최대 출력 레벨을 유지해야 한다.
최적 보정 시간을 이와같이 위상검출기에 제공하는 종래 시도는 성공하지 못했고 각 시도는 빈약한 루프 이득 특성을 보이고 있다. 즉, 각각의 시도는 시작(start-up) 상태에서부터 빨리 신호에 위상 동기를 실행시키지 못하였다(최적 시간내에 최적 조정). 한 종래 시도에서, 이와같은 빈약한 특성은 기준 주파수와 발진기 주파수 사이의 어떤 주파수차에 대해 위상 검출기의 오차 출력 펄스에 기인한다. 이로인해서 결과적으로 최적치보다 휠씬 낮은 주파수 조정의 평균치를 초래하였으며, 결국은 루프 이득 특성이 감소하게 된다.
다른 종래 시도에서, 위상 검출기는 위상 검출기에 의해 수신된 신호가 2:1 비율 또는 그 이상으로 주파수가 상이한 때를 검출하고, 그리고 표시하기 위한 회로를 포함한다. 이 조건에 대응하여, 위상 검출기는 발진기에 최대 조정을 제공하기 위해 조정 신호를 래치한다. 그러나, 두 주파수 신호 사이의 비율이 2:1 보다도 낮을때, 최대 조정은 제공되지 않는다.
이러한 종래 시도에 공지된 다른 문제는 위상 검출기에 의해 제공되는 위상 동기 표시의 특성을 포함한다. 동기 표시는 전형적으로 논리회로에 결합되며 VCO 주파수 신호가 안정화될 때를 무선장치(radio)에 알리도록 이용된다. 위상이 동기되었을 때, 위상 검출기의 위상동기 표시는 레벨형 표시를 제공하기 위한 집적 회로와 함께, 더욱이 처리되지 않으면 안되는 협소한 펄스를 포함한다. 비록 레벨형 표시가 결국에 이용되고 있다하더라도, 그 표시의 정확도는 집적 회로 고유의 평가 함수에 기인하여 저하된다.
따라서, 상술한 단점을 극복하는 합성기에 이용되는 위상 검출기가 필요하게 된다.
본 발명의 목적은 상술한 단점을 극복하는 주파수 합성기를 제공하는 것이다.
보다 구체적인 본 발명의 목적은 최대 루프 이득 특성을 제공하고, 그리고 레벨형 위상 동기 표시 수단을 제공하는 디지탈 위상 검출기를 제공하는 것이다.
본 발명의 신규적 특성은 특히, 첨부된 청구범위에 드러나 보인다. 본 발명은, 본 발명이 갖는 다른 목적과 장점과 함께, 첨부된 도면을 통해 이하의 기술을 참조하므로서 양호하게 이해될 것이며, 도면 참조번호는 장치의 소자와 동일하게 나타낸다.
본 명세서에서 기술된 장치는 특히, 무선 주파수 합성기에서 이용된다. 보다 구체적으로는 본 명세서에서 기술된 장치는 새로운 디지탈 위상 검출기에 의해 특징된 개선된 합성기를 지향한 것이다.
제1도는 이러한 개선된 합성기(110)를 도시한다. 합성기(110)는 종래 수정 발진기(117)에 의해 제공되는 기준 신호(fa) (110)에 위상 동기된 출력 신호(114)를 제공하는 종래 VCO(112)를 이용한다. 출력 신호(114)는 예를들면, 모토로라 인코포레이티드 제품의 MC 145158 집적 회로와 같은 출력 신호(114)에 비례하는 주파수 신호(fv) (120)를 제공하는 프로그래머블(programmable) 디지탈 분주 회로(1/N) (122)에 의해 1/N로 분주된다. 종래의 마이크로 컴퓨터(119)는 분주 회로(122)의 분주비(N)를 선택한다.
기준 신호(116)와 주파수 신호(120) 사이에 어느 차이가 존재한다면 이를 결정하기 위해서, 위상 검출기(118)는 기준 신호(116)의 주파수 및 위상을 주파수 신호(120)의 주파수 및 위상과 비교한다. 주파수 신호(120)와 기준 신호(116) 사이의 주파수 및 위상에 어떠한 차이라도 필요하게 된 조정 방향을 최적으로 표시하는 상향/하향 조정 신호(126)를 제공하므로서 보정 회로(124)에 지시된다.
보정 회로(124)는 출력 신호(114)가 기준 신호(116)의 위상을 추적하도록 VCO(112)의 주파수를 보정하기 위해 (증가 또는 감소) 이용되는 오차 전압을 발생시킨다. 또한 보정 회로(124)는 합성기의 피드백 루프 특성을 결정하는 루프 필터를 포함한다. 이는 예를들어, 일리노이 60196, 샤움버그, 앨공퀸로드 1313의 소재의 모토로라 CE에서 발행된 출판번호 68P81020E05-0의 필사(pulsar) VHF 이동 무선 전화의 송신기 및 수신기의 논리 항(section)에서 서술된 바와같은 전하 펌프 회로를 이용하여 구현될 수 있다.
위상 검출기(118)는 정확한 조정 신호(126)를 보정 회로(124)에 제공할 뿐만아니라 마이크로컴퓨터(119)가 상기 두 신호(116, 120)가 위상 동기한 때를 표시하기 위해 정확한 레벨형 위상 동기 표시(128)를 발생시킨다.
마이크로컴퓨터(119)는 예를들어 송신기의 이네이블링(송신기를 동작시키는것)과 같은 무선 기능을 제어하기 위해 레벨형 위상 동기 표시(128)를 이용한다. 일반적으로 잘 알려진 위상 검출기에서와는 달리 위상 동기 표시 (128)는 더 이상 프로세싱(적분)을 필요로 하지 않는다.
본 발명에 따라서, 제2도 및 제3도는 위상 검출기(118)의 동작 상태를 도시한다. 더 구체적으로는, 제2도는 제3도에서 도시된 위상 검출 회로의 상태도를 도시한다.
제2도에서, 상태 A, B 및 E는 제3도의 위상 검출기가 위상 동기신호를 수신할 때의 조건에 대응한다. 상태 C와 D는 위상검출기가 fR의 주파수가 fv의 주파수보다 더 크다는 것을 위상 검출기가 검출할때의 조건과 대응한다. 상태 F와 G는 위상 검출기가 fv의 주파수가 fR의 주파수보다 크다는 것을 위상 검출기가 검출할 때의, 조건과 대응한다.
위상 검출기가 상태 B, C 및 D에 있을 때, 이는 신호 fv와 fR은 위상 동기하기 위하여, fv의 주파수에 대해 상향 (D=0, U=1) 보정이 필요하다는 것을 보이고있으며, 위상 검출기가 상태 E., F 및 G에 있을 때, 이는 신호 fv와 fR를 위상 동기하기 위하여 fv의 주파수에 대해 하향 (D=1, U=0) 보정이 필요하다는 것을 보이고 있다. 단지 상태 A에서만이 위상 검출기에서 fv의 주파수에 대한 보정이 반드시 필요한 것은 아니다(D=0, U=0)라는 것을 보이고 있다.
상태 사이의 전이는 수신된 신호 fR이나 fv중 어느쪽의 에지(정방향(positive going))의 검출에 따라 발생한다. 후술되는 에지는 이용된 논리 회로에 따라 정방향 에지를 의미하거나, 부방향(negative going) 에지의 두 의미를 가진다. 이어서 계속되는 논의는 다양한 상태 사이의 흐름을 설명하기 위해서 제공된다.
위상 검출기가 상태 A에서 시작한다고 가정하자. 검출되는 다음 에지가 fR에서의 에지라면, 상태 A에서 상태 B로 전이된다. 반대로 검출되는 다음 에지가 fv에서의 에지라고 한다면, 상태 A에서 상태 E로 전이한다. 만약 검출되는 다음 에지가 바로 앞에서 선행하는 신호와 동일한 신호에서 발생하고 있지 않다면, 상태 B나 상태 E에서, 상태 A로 전이가 발생한다. 따라서, 검출되는 에지가 fv와 fR중 어느 한쪽에서 번갈아 검출되는 시간 간격만큼은 상태 A, B 및 E의 외부로 어느 상태 전이도 발생하지 않으며, fR과 fv의 주파수는 동일하고, 그리고 위상 검출기는 위상 검출기가 수신한 신호(fR, fv)가 위상 동기 상태 (L=1)라는 것을 표시한다.
수신된 신호 fR과 fv가 주파수상에서 상이하다는 것을 위상검출기가 검출할 때, fR과 fv는 위상 동기되지 않은 상태 (L=0)라는 것을 표시한라. 만약 fR의 주파수가 fv의 주파수보다 더 크면, 상태 A에서 상태 B로, 상태 B에서 상태 C로 전이가 발생한다. 만약 fv의 주파수가 fR의 주파수보다 더 크면, 상태 A에서 상태 E로, 상태 E에서 상태 F로 전이가 발생한다. 이 경우, 조정 신호는 상태 A, B 및 E에서 유지되어 펄스로 동작하지 않고, 이에의해 보정 회로에 대해 최대 조정이 실행된다.
보다 구체적으로는, 이와같은 상태 A에서 상태 B, C로 전이 또는 상태 A에서 상태 E, F로 전이는 동일한 신호로부터 2개의 연속한 에지가 검출될 때 발생한다. 연속이란 단어는 다른 신호로부터 삽입된 에지가 이 기간동안 검출되지 않는 것을 의미한다. 만약 연속 에지가 fR에서 검출되면, 제1 에지에서 상태 A에서 상태 B로 전이하며 제2 에지에서 상태 B에서 상태 C로 전이한다. 만약 연속 에지가 fv에서부터 검출되면, 제1 에지에서 상태 A에서 상태 E로 전이하며 제2 에지에서 상태 E에서 상태 F로 전이한다.
일단 위상 검출기가 수신된 신호 fR및 fv가 위상 동기되지 않은 것(L=0)을 보이고 있다면, 다른 신호(L=0)의 표시를 발생케 한 신호와 다른 신호)에서 2개의연속 에지가 검출되지 않는 동안 위상 검출기는 L=0의 표시를 계속한다. 예를들면, 일단 상태 C에서, fR에서 다른 에지가 검출되면, 위상 검출기는 상태 C에 남아 있는다. 만약 fv에서의 에지에 이어서 fR에서 에지가 검출되면, 위상 검출기는 상태 C에서 상태 D로 전이하며 다시 상태 C로 복귀한다. fv을 fR로 값을 변환하므로서 동일한 결과가 상태 F 및 G에 관련하여 발생한다.
일단 다른 신호에서 두 연속 에지가 검출되면, 위상 검출기는 L=0를 L=1로 변환하므로서 신호가 위상 동기 상태라는 것을 표시한다. 예를들면, 신호가 위상 동기되지 않은 경우 단지 fv에서 2개의 연속한 에지에 의해, 위상 검출기는 상태 C로부터 상태 D를 통해 초기 상태 E의 위상 동기된 조건으로 귀환할 수 있다. 마찬가지로, 단지 fR에서 2개의 연속한 에지에 의해, 위상 검출기는 상태 F에서 상태 G를 통해 초기 상태 B의 위상동기된 조건으로 귀환할 수 있다. 어느 한 예에서, 위상 검출기가 2개의 연속한 fv또는 fR을 검출하므로서 위상동기 조건으로 귀환하는 경우, 위상 검출기는 위상 검출기가 2개의 연속한 fR또는 fv를 각각 검출할 때까지 위상 동기 조건에 남아 있는다. 이에따라 위상 검출기는 관한 보상을 피하면서 낯게 fv의 주파수를 보정할 수 있다.
상술한 동작은 선택적으로 이루어진 것이지만, 상태 G에서 상태 E또는 A로, 상태 D에서 상태 A 또는 B로의 전이가 상술한 동작과는 달리 이루어질 수 있음을 주지해야 할 것이다.
예를들어, fv에서 2개의 연속한 에지에 의해 위상 검출기는 상태 C에서 상태 D를 통해 상태 E로 전이할 수 있다. 여기에서, 위상검출기는 위상동기 신호를 나타내며, 그리고 fv에 대해 필요한 하향 (D=1) 보정을 나타낸다. 상태 E에서 fv에서 또라는 연속한 에지에 의해 위상검출기가 위상 동기되지 않은 신호를 나타내고, 그리고 fv에 대해 필요한 상향 (D=1) 보정을 나타내는 상태 f로의 상태전이가 가능하다. fv를 fR로 전치하므로서, 동일한 결과가 상태 F, G 및 B에 관련하여 발생한다.
따라서, fR및 fv의 주파수가 상이한 동안, 위상 검출기는 상태 C, D또는 상태 F, G를 유지한다. fv의 주파수가 보정될 때까지 위상 검출기는 이들 상태를 유지한다. fR및 fv의 주파수가 반대 방향에서 미세한 차이를 보이고, 상태 E또는 상태 B에서 fr의 미세한 과보정을 서로 반작용하도록 역오차 신호 펄스를 발생시키므로서 그 상태로 접어들도록 되어 있다.
본 발명에 따른 제3도는 제2도의 상태도에 따라 동작하는 디지탈 위상 검출기(118)를 도시한다. 위상 검출기(118)는 신호 fR과 fv사이의 위상/주파수 관계를 표시하기 위한 3개의 게이트(302, 304, 306) 및 fR과 fv를 수신하는 4개의 D형 플립플롭(310, 312, 314 및 316)을 포함한다. 게이트(302)는 fv의 주파수가 증가된때 (U)를 표시하며, 게이트(304)는 fv의 주파수가 감소된 때 (D)를 표시하며, 그리고 게이트(306)는 fv와 fR의 위상동기된 때를 표시한다.
제2도의 상태도에서 상태 A 내지 G를 각 플립플롭의 Q 출력에 대응한다. 제2도의 상태도를 실행하기 위해서는 단지 7개의 상태가 필요하다 하더라도 16 상태를 실현시킬 수 있는 4개의 플립플롭이 이용되고 있다. 위상 검출기 (118)는 단지 플립플롭(312)의 Q 출력이 세트(Q=1)될 때 상태 B에 존재한다. 상태 E는 단지 플립플롭(314)의 Q 출력이 세트(Q=1)될 때 표시된다. 상태 C는 단지 플립플롭(310)과 플립플롭(312)의 Q 출력이 세트될 때에 표시된다. 상태 F는 단지 플립플롭(314)과 플립플롭(316)의 Q 출력이 세트될 때에 표시된다. 상태 D는 단지 플립플롭(310)의 Q 출력이 세트될 때에 표시된다. 상태 G는 단지 플립플롭(316)의 Q 출력이 세트될 때에 표시된다. 상태 A는 특별한 경우이며 일반적으로, 모든 플립플롭(310, 312, 314, 316)이 리세트될때에 표시된다.
다음 표는 제2도에서 도시된 상태와 각 플립플롭(310, 312, 314, 316)의 Q 출력 사이의 대응 관계를 요약한 것이다.
Figure kpo00001
Figure kpo00002
다음 설명은 각 플립플롭(310, 312, 314, 316)의 세팅 및 리세팅 상태를 이해하는데 도움이 될 것이다.
제2도 및 제3도를 참조하면, 위상 검출기가 상태 A에 있다고 가정하여, fR에서 에지가 플립플롭(310, 312)의 클럭 입력에서 수신될 때 fR이 fv이전에 수신되고(플립플롭(312, 314)의 D입력이 항상 하이레벨이다) 그리고, 위상 검출기가 상태 A에서 상태 B로 전이하므로서 플립플롭(312)의 Q 출력은 Q 위상 오차를 표시하도록 세트된다.
플립플롭(310)의 Q 출력은 플립플롭 D 입력이 하이레벨일 때 fR에지가 수신될 때까지는 세트되지 않는다. fR에지가 검출될 때 만약 위상검출기(118)가 상태 B, C 또는 D에 존재하지 않는다면, 이는 발생하지 않을 것이다. 1개의 OR 게이트(318)는 상기 작용을 플립플롭(310)의 D입력에 제공하도록 플립플롭(310, 312)의 Q 출력을 수신한다. 따라서, fR의 주기가 fv의 주기보다 작은 것으로서 검출되고, 그리고 위상 검출기는 상태 C에 존재할 것이므로 제2의 연속한 fR에지 후, 플립플롭(310과 312)의 양출력(Q)은 주파 수차를 표시하도록 세트될 것이다.
만약 제3의 연속한 fR에지가 검출된다면, 플립플롭에 어떤 변화도는 발생치 않을 것이며, 그리고 위상 검출기(118)는 상태 C로 남는다.
여전히, 상태 C로서 유지되는 동안, 만약 fv에지가 위상 검출기(118)에 의해(플립플롭(314, 316)의 클럭 입력에서) 수신되면, 플립플롭(314)은 일시적으로 세트되고, 그리고나서 리세트되며, 플립플롭(312)은 리세트되며, 그리고 위상 검출기 (118)는 상태 C에서 상태 D로 전이한다. 플립플롭(312, 314)의 리세팅은 게이트(322)에서 플립플롭(312, 314)의 양 Q 출력을 AND 논리화하여 이루어진다. 게이트(322)의 출력은 두 플립플롭(312, 314)를 리세트하도록 결합된다.
상태 D에 있는 동안, 만약 fR에지가 수신되면, 플립플롭(312)은 세트되며, 그리고 위상 검출기(118)는 상태 D에서 상태 C로 전이한다.
만약 상태 D에 있는 동안, 플립플롭(314, 316)의 클럭 입력에서 fv에지가 수신되면 플립플롭(314)은 세트되며, 플립플롭(310)은 리세트되며, 위상 검출기(118)는 상태 D에서 상태 E로 전이한다. 플립플롭(310)의 리세팅은 바람직하지 않은 상태이며, 또는 이용되지 않는 상태로 전이하는 것을 피하기 위해 발생한다.
이는 플립플롭(310)이 단지 3개의 조건하에서 리세트되는 것을 보장하기 위해서 게이트(324)의 출력을 플립플롭(310)의 리세트(R) 입력에 결합하므로서 이루어진다. 각 조건은 각각 게이트(324)에서의 3개의 입력중 하나에서 결합된다. 즉, 여기서 세 입력은 플립플롭(310)에서 반전된 Q 출력, 게이트(322)의 출력 및 AND게이트(326)의 출력을 나타낸다.
만약, 위상 검출기 (118)가 상태 C 또는 상태 D에 있지 않는다면, 플립플롭(310)의 반전된 Q 출력은 게이트(324)에 의해 플립플롭(310)이 리세트되지 않도록 수신된다. 게이트(322)의 출력은 게이트(324)에 의해 수신되어 플립플롭(312, 314)이 리세트될 때 플립플롭(310)이 리세팅되는 것을 방지한다. 만약 플립플롭(314, 316)이 리세트되지 않으면, 게이트(326)의 출력은 게이트(324)에 의해 플립플롭(310)이 리세팅되는 것을 방지하기 위해 수신된다. 상기 후자 기능은 플립플롭(314, 316)의 2개의 반전된 Q 출력을 게이트(326)의 입력에 결합하므로서 이루어진다.
일단 위상 검출기(118)가 상태 D에서 상태 E로 전이한 경우 만약 검출된 다음 에지가 fR에서의 에지라면, 플립플롭(314)은 순간적으로 위상 오차를 표시하기 위해 세트되고 동시에 그후 리세트되며, 따라서 위상 검출기 (118)는 상태 A로 귀환한다. 만약 검출된 다음 에지가 fR이라기보다는 오히려 fv에서의 에지라고 한다면, 플립플롭(316)은 주파수차를 표시하기 위해 세트되는데, 이는 fv의 주기가 fR주기보다도 적은 것으로서 검출되고 동시에 위상 검출기(118)는 상태 E에서 상태 F로 전이하기 때문이다. 플립플롭(316)의 세팅은 그 입력으로서 플립플롭(314, 316)의 Q 출력을 수신하는 게이트(320)를 통하여 이루어진다. 플립플롭(316)에 관한 게이트(320)의 기능은 플립플롭(316)에 관한 게이트(318)의 기능과 유사하다.
일단, 위상 검출기(118)가 상태 E에서 상태 F로 전이하는 경우에, 만약 검출된 다음 에지가fv에서 발생된 것이라면 위상 검출기(118)는 상태 F로 남는다.
여전히 상태 F에 남아있는 동안, 만약 1개의 fR에지가 위상 검출기(118)에 의해 수신된 플립플롭(312)은 순간적으로 세트되고 동시에 그후 리세트되며, 플립플롭(314)은 리세트되어서, 위상 검출기(118)는 상태 F에서 상태 G로 전이한다. 플립플롭(312와 314)의 리세팅은 상술된 바와 같이 완성된다.
상태 G에 있는 동안 만약 1개의 fv에지가 수신되면, 플립플롭(314)는 세트되고 동시에, 위상 검출기(118)는 상태 G에서 상태 F로 전이한다.
만약 상태 G에 있는 동안에, 1개의 fR에지가 검출되면, 플립플롭(316)은 리세트되어서, 위상 검출기(118)는 상태 G에서 상태 B로 전이한다. 플립플롭(316)의 리세팅은 게이트(324) 대신에 게이트(328)를 이용하는 것을 제외하고는 플립플롭(310)의 리세팅과 유사하게 이루어진다. 게이트(324)는 플립플롭(316)이 단지 3개의 조건하에서만 리세트되도록 한다. 이 3개의 조건에서 각각의 조건은 3개의 입력중의 하나에서 게이트(328)로 제공된다. 즉 여기서 3개의 조건은 플립플롭(316)에서 반전되 Q 출력, 게이트(322)의 출력, AND 게이트(330)의 출력을 나타낸다. 플립플롭(316)의 반전된 Q 출력은 만약 위상 검출기(118)가 상태 F이거나 상태 G에 있지 않으면, 플립플롭(316)이 리세트되지 않도록 하기 위해서 게이트(324)에 의해 수신된다. 게이트(322)의 출력은, 플립플롭(312와 314)이 리세트될 때에, 플립플롭(316)이 리세팅되는 것을 방지하기 위해서 게이트(324)에 의해 수신된다. 게이트(330)의 출력은 플립플롭(310, 312)이 리세트되지 않는 동안 플립플롭(316)이 리세팅되는 것을 방지하기 위해 게이트(328)에 의해 수신된다. 상기 후자의 기능은 플립플롭(310과 312)의 반전된 출력을 게이트(330)의 입력에 결합되므로서 이루어진다.
상술된 바와 같이, 게이트(302, 304, 306)는 각각 fv의 주파수가 증가될 때 (U)와 fv의 주파수가 감소될 때(D) 그리고, fv와 fR이 위상동기될 때를 표시기 위해 이용된다.
fv의 주파수가 증가될때인 경우의 표시는 게이트(302)를 통하여, 플립플롭(310과 312)의 Q 출력을 게이트(302)에서 논리합(OR)을 취하므로서 이루어진다. 만약 플립플롭(310과 312)의 Q 출력 중에서 하나 또는 그 이상이 세트되면, 그때 위상 검출기는 상태 B, C 또는 D에 있다. 따라서, fv의 주파수는 증가된다.
fv의 주파수가 감소될때의 표시는 게이트(304)를 통하여 플립플롭(314, 316)의 Q 출력을 게이트(304)에 의해 논리합(OR)을 취하므로서 이루어진다. 만약 플립플롭(314, 316)의 Q 출력 중에서 하나 또는 그 이상이 세트되면, 그때 위상 검출기는 E, F 또는 G에 있으며, 따라서 fv의 주파수는 감소된다.
fv와 fR이 위상동기된 경우의 표시는 게이트(306)를 통하여 플립플롭(310, 316)의 Q 출력을 게이트(306)에 의해 NOR 논리화를 취하면서 이루어진다. 만약 플립플롭(310, 316)의 Q 출력 중에서 어느것도 세트되지 않았다면, 그때 위상 검출기는 상태 A, B 또는 E에 있으며, 따라서 fv는 fR에 위상동기된다.
위상 검출기(118)의 게이트(302, 304)에서 출력(U 및 D)은 보정 회로(제1도에서 124)에 인가되므로서 결과적으로 최적 위상이 이득 특성을 갖는 개선된 합성기를 제공하게 된다. 반면, 게이트(306)에서 출력(L)은 비적분형(non-integrated) 레벨형 표시로서 합성기가 위상 동기된 때를 무선장치(radio)에 알리기 위해 직접적으로 무선 논리 회로에 적용될 수 있다.
당업자에 의해 다양한 수정과 변형이 본 발명에 대하여 본 발명의 정신과 범위에서 벗어나지 않고서 이루어질 수 있다는 것은 이해될 것이다.

Claims (4)

  1. 기준 신호로부터 삽입 에지에 의한 상태 전이가 없이 VCO 신호의 2개의 연속한 에지에 의한 상태 전이를 검출하면 각 검출된 에지에 의한 상태 전이를 리세트될 때까지 유지하는 제1 및 제2 플립플롭 검출 수단(314와 316); 제1 또는 제2 플립플롭 검출 수단이 VCO 신호의 에지를 검출하였을 때, 하향 조정 신호를 발생시키는 수단(304); 상기 VCO 신호의 삽입 에지에 의한 상태 전이가 없이 기준 신호의 2개의 연속한 에지에 의한 상태 전이를 검출하며, 상기 검출된 에지에 의한 상태 전이를 리세트될 때까지 유지하는 제3 및 제4 플립플롭 검출 수단(312, 310); 제3 또는 제4 플립플롭 검출 수단이 기준 신호의 에지에 의한 상태 전이를 검출하였을 때 상향 조정 신호를 발생시키는 수단(302); 상기 제1 및 제3 플립플롭 검출 수단을 이들 두 수단이 모두 에지에 의한 상태 전이를 검출하였을 때 리세팅하는 수단(322)을 구비하는 VCO 신호와 기준 신호에 따른 동작 상태를 검출하기 위한 위상 및 주파수 검출기에 있어서, 상기 제2 플립플롭 검출 수단(316)이 에지에 의한 상태 전이를 검출하였을 때와, 상기 제1 및 제3 플립플롭 검출 수단이 리세팅되지 않은 상태와, 상기 제3 또는 제4 플립플롭 검출 수단이 에지에 의한 상태 전이를 검출하였을 때에 상기 제2 플립플롭 검출 수단(316)을 리세팅하는 수단(328); 상기 제4 플립플롭 검출 수단(310)이 에지에 의한 상태 전이를 검출하였을 때와, 상기 제1 및 제3 플립플롭 검출 수단이 리세팅되지 않은 상태와, 상기 제1 또는 제2 플립플롭 검출 수단이 에지에 의한 상태 전이를 검출하였을 때에 상기 제4 플립플롭 검출 수단(310)을 리세팅하는 수단(324); 상기 제2 및 제4 플립플롭 검출 수단이 에지에 의한 상태 전이를 검출하지 않았을 때, 동기 조건을 표시하기 위한 레벨형 동기 표시 수단(306)을 더 구비하는 것을 특징으로 하는 위상 및 주파수 검출기.
  2. 제1항에 있어서, 상기 제2 및 제4 플립플롭 검출 수단을 리세팅하는 각 수단(328과 324)은 논리 게이트를 포함하는 것을 특징으로 하는 위상 및 주파수 검출기.
  3. 제1항 또는 제2항에 있어서, 각각 상향 조정 전압과 하향 조정 전압 및 동기 조건 표시를 출력하는 3개의 출력을 갖는 것을 특징으로 하는 위상 및 주파수 검출기.
  4. 안정 주파수를 갖는 기준 신호를 발생시키기 위한 주파수 발생기(117)와, 보정 신호에 응답하여, 출력 주파수 신호를 생성하는 전압 제어 발진기(VCO)(112)와, 상기 출력 주파수 신호에 응답하여, 출력 주파수 신호에 비례하는 주파수를 갖는 VCO 신호를 발생시키기 위한 분주 수단(122)과, 상기 VCO 신호와 기준신호에 응답하여, 상향 및 하향 조정 신호를 제공하기 위한 제1항 내지 제3항 중 어느 한 향에 따른 위상 및 주파수 검출수단과, 상향 및 하향 조정 신호에 응답하여, VCO의 출력 주파수 신호의 위상과 주파수를 기준 신호의 위상과 주파수에 대하여 제어하기 위한 보정 수단(124)을 구비하는 것을 특징으로 하는 주파수 합성기.
KR1019880015207A 1987-11-20 1988-11-18 최적 조정 및 레벨형 동기 표시를 구현한 디지탈 위상 검출기를 가진 주파수 합성기 KR970002219B1 (ko)

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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2202398A (en) * 1987-03-18 1988-09-21 Marconi Instruments Ltd Phase comparator
US4901026A (en) * 1987-07-01 1990-02-13 Rockwell International Corporation Phase detector circuit having latched output characteristic
JP2619448B2 (ja) * 1987-12-24 1997-06-11 富士通株式会社 ディジタル式位相比較回路
US4806870A (en) * 1988-01-11 1989-02-21 Data General Corporation Phase comparator and data separator
US4827225A (en) * 1988-06-13 1989-05-02 Unisys Corporation Fast locking phase-locked loop utilizing frequency estimation
US4935707A (en) * 1989-05-01 1990-06-19 Motorola, Inc. Current reduction of a synthesizer
US4975650A (en) * 1989-07-24 1990-12-04 Motorola, Inc. Phase detector
US5099202A (en) * 1990-02-26 1992-03-24 General Electric Company Phase shift generator
US4970475A (en) * 1990-03-28 1990-11-13 Motorola Inc. Linearized three state phase detector
JPH04249918A (ja) * 1991-01-08 1992-09-04 Fujitsu General Ltd 電圧制御発振装置
US5168245A (en) * 1991-10-30 1992-12-01 International Business Machines Corporation Monolithic digital phaselock loop circuit having an expanded pull-in range
US5686864A (en) * 1995-09-05 1997-11-11 Motorola, Inc. Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer
US6023198A (en) * 1998-06-08 2000-02-08 Motorola, Inc. Self-tuning and temperature compensated voltage controlled oscillator
US6329847B1 (en) 1998-09-29 2001-12-11 U.S. Phillips Corporation Radio device including a frequency synthesizer and phase discriminator for such a device
US6448820B1 (en) * 1998-11-04 2002-09-10 Altera Corporation Fast locking phase frequency detector
US6107890A (en) * 1999-05-05 2000-08-22 Nortel Networks Corporation Digital phase comparator and frequency synthesizer
US6157218A (en) * 1999-07-14 2000-12-05 Realtex Semiconductor Corp. Phase-frequency detection with no dead zone
US6188287B1 (en) 1999-09-27 2001-02-13 Motorola, Inc. Method and apparatus for reducing phase noise in a voltage controlled oscillator circuit
US6194975B1 (en) 1999-12-13 2001-02-27 Motorola, Inc. Dual band VCO with improved phase noise
DE60108922T2 (de) * 2000-05-19 2005-12-29 Yazaki Corp. Phasenkomparator und Taktrückgewinnungsschaltung
US6281712B1 (en) 2000-09-05 2001-08-28 Motorola, Inc. Phase detector with frequency steering
US6441691B1 (en) * 2001-03-09 2002-08-27 Ericsson Inc. PLL cycle slip compensation
FR2832564B1 (fr) 2001-11-19 2004-01-30 Stepmind Procede et dispositif de comparaison de phase et de frequence
JP2003163592A (ja) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp 位相比較器およびそれを用いたクロック発生回路
US6774732B1 (en) * 2003-02-14 2004-08-10 Motorola, Inc. System and method for coarse tuning a phase locked loop (PLL) synthesizer using 2-PI slip detection
US8134393B1 (en) 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
US11595047B1 (en) * 2022-03-03 2023-02-28 Ciena Corporation Apparatus and methods for a phase frequency detector with a wide operational range

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4122405A (en) * 1977-10-21 1978-10-24 National Semiconductor Corporation Digital logic level signal indication of phase and frequency lock condition in a phase-locked loop
JPS5525206A (en) * 1978-08-11 1980-02-22 Hitachi Denshi Ltd Synchronous supervisory system
JPS5531310A (en) * 1978-08-27 1980-03-05 Japan Radio Co Ltd Detection circuit for phase difference fluctuation
US4237423A (en) * 1978-12-08 1980-12-02 Rca Corporation Digital phase detector
JPS6010458B2 (ja) * 1979-08-23 1985-03-18 富士通株式会社 フエ−ズ・ロツクド・ル−プ回路
JPS57164620A (en) * 1981-04-02 1982-10-09 Sony Corp Phase comparator
JPS57173223A (en) * 1981-04-17 1982-10-25 Toshiba Corp Phase comparator circuit
JPS59198028A (ja) * 1983-04-26 1984-11-09 Anritsu Corp 位相同期回路
JPS6130814A (ja) * 1984-07-10 1986-02-13 ジヨン・フリユ−ク・マニフアクチヤリング．カムパニ−，インコ−ポレ−テツド デジタル式位相検波器

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DE3884909D1 (de) 1993-11-18
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JP2594141B2 (ja) 1997-03-26
EP0316543A2 (en) 1989-05-24
DE3884909T2 (de) 1994-02-03
US4764737A (en) 1988-08-16
JPH01162417A (ja) 1989-06-26
ATE95960T1 (de) 1993-10-15
CA1299255C (en) 1992-04-21
KR890009067A (ko) 1989-07-15

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