KR20050070000A - 전압 제어형 발진기 사전 설정 회로 - Google Patents

전압 제어형 발진기 사전 설정 회로 Download PDF

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Abstract

주파수 합성 회로(frequency synthesizing circuit)는 전압 제어형 발진기(voltage controlled oscillator)(40)를 포함하고, 이 전압 제어형 발진기의 주파수는 소정 값으로 사전 설정되고, 입력 전압에 응답하여 발진 신호(oscillating signal)를 생성한다. 디지털 처리 유닛(digital processing unit)(60)은 이 회로가 위상 고정 루프 모드(phase locked loop mode)로 작동하는 것을 디스에이블(disabled)되게 한다. 이 회로가 디스에이블되면, 디지털 처리 유닛은 각각의 제 1 및 제 2 입력 전압값에 응답하여 발진 신호의 제 1 및 제 2 주파수를 결정한다. 이러한 유닛은 2개의 주파수, 주파수 분할기 분할 비율 및 기준 신호로부터 제어값을 추가적으로 생성한다. 회로는 제어값에 응답하여 고정 필터 입력 전압을 사전 설정값으로 사전 설정하도록 구성되는 D/A 변환기(70)를 더 포함한다. 발진 출력단이 대응하는 입력 사전 결정값에서 발진되면, 유닛(60)은 D/A 변환기(70)를 디스에이블링하고, 주파수 합성 회로가 동일 위상 고정 루프 모드로 작동하는 것을 인에이블링한다.

Description

전압 제어형 발진기 사전 설정 회로{VOLTAGE-CONTROLLED OSCILLATOR PRESETTING CIRCUIT}
본 발명은 전압 제어형 발진기(voltage-controlled oscillator)를 포함하는 주파수 합성 회로(frequency synthesizing circuit)를 사전 설정하는 회로 장치에 관한 것이다. 본 발명은 빠른 주파수 고정(fast frequency locking)이 효과적으로 작동되도록 제어하는 무선 시스템에 관련될 수 있다.
무선 송신기 및 수신기는, 그 발진 주파수의 매우 적은 변동만이 허용될 수 있는 하나 이상의 전압 제어형 발진기(voltage controlled oscillators)(VCO)를 포함할 수 있다. 전압 제어형 발진기의 발진 주파수는 위상 고정 루프(phase-locked loop : PLL)를 이용하여 기준 주파수 값으로 통상적으로 설정되고 동적으로 조정될 수 있다. 위상 고정 루프는 기준 주파수에서의 기준 신호 발진과, 전압 제어형 발진기의 분할된 발진 신호를 나타내는 신호 사이의 위상 차이 및 주파수 차이를 나타내는 에러 신호의 제어 하에서 작동된다.
본 기술 분야에서는 오랫동안 PLL이 최소의 가능한 시간 동안에 기준 주파수로 고정될 수 있도록 추구하였다. 주파수 합성기(frequency synthesizer)의 고정 시간(locking time)을 감소시키는 가능한 방법은 정규 작동 모드에서보다 더 높은 전하 펌프charge pump) 전류로 루프 필터(loop filter)를 충전하는 것이다. 이러한 전류는 외부 회로에 의해 제어될 수 있다. 고정 시간은 전하 펌프(에 의존하고, 전하 펌프가 얼마나 많은 전류를 PLL의 루프 필터의 캐패시터에 전달하는지에 의존하며, 그에 따라 이러한 전류를 특정한 범위까지 증가시키는 것은 루프 필터의 캐패시터의 초기 충전을 가속화시킨다.
전압 제어형 발진기 주파수를 조정하는 다른 가능한 방법은 유럽 특허 제 0402113B1 호에 개시되어 있다. EP 0402113B1은 위상 고정 루프(PLL) 내에서 전압 제어형 발진기의 자동 실행 주파수(free-running frequency)를 설정하는 회로를 제공한다. 이러한 회로는 PLL 내에 디지털-아날로그 변환기(digital to analog converter)(DAC)를 포함하고, DAC의 출력단은 VCO의 입력단에 접속되어 있다. DAC의 출력은 실질적으로 사전 선택된 PLL 고정 범위(PLL lock range)의 중심을 나타낸다. 주파수 고정 루프(frequency locked loop)(FLL)는 초기에 VCO의 자동 실행 주파수(free-running frequency)를 사전 선택된 값으로 설정한다. 또한, FLL은 공급 전압 및/또는 온도에서 발생된 비교적 큰 변화에 기인하여 편차(drift)가 발생한 경우에 자동 실행 주파수가 PLL의 사전 선택된 고정 범위 내에서 유지되도록 동적으로 조정하기 위해 사용된다. FLL은 디지털 처리 유닛 및 DAC를 포함할 수 있다. 처음에 PLL은 디스에이블(disabled)되고, PLL이 디스에이블되는 동안에, FLL은 자동 실행 주파수를 설정한다. VCO의 주파수는 소스로부터의 기준 클록 주파수(reference clock pulses)와 비교되고, 그 비교 결과에 기초하여 자동 실행 주파수를 제어하는 DAC 입력은 1만큼 증가 또는 감소되는 것에 의해 점진적으로 조정된다.
도 1은 본 발명에 따른 회로에 대한 블록도.
본 발명의 목적은 위상 고정 루프의 고정 속도를 더욱 증가시키는 것이다.
본 발명의 다른 목적은 주파수 합성 회로의 스위칭 시간을 향상시키는 것이다.
본 발명의 또 다른 목적은 상술된 유럽 특허에 개시된 내용으로부터 서로 다른 사전 설정 회로를 제공하고, 그것에 의해 고정 시간을 감소시키는 것이다.
이를 위하여, 본 발명의 회로는 입력 전압으로부터 발진 신호를 생성하는 전압 제어형 회로를 포함하는 주파수 합성 회로-이러한 합성 회로는 분할된 발진 신호와 기준 신호 사이의 위상 및 주파수 차이를 나타내는 에러 신호의 제어 하에서 위상 고정 루프 모드(phase locked loop mode)로 작동되도록 구성됨-와, 주파수 합성 회로가 위상 고정 루프 모드로 작동하는 것을 디스에이블(disabled)되게 하고, 그 후에 각각의 제 1 및 제 2 입력 전압값에 응답하여 획득된 발진 신호의 제 1 및 제 2 주파수를 결정하도록 구성되고, 2개의 주파수, 주파수 분할기 분할 비율 및 기준 신호로부터 디지털 제어 신호를 생성하도록 구성되는 디지털 처리 유닛과, 디지털 제어값에 응답하여 입력 전압을 사전 설정하도록 구성되는 디지털-아날로그 변환기를 포함한다.
이러한 회로는 주파수 합성 회로가 위상 고정 루프 모드로 작동되기 전에, 전압 제어형 발진기의 분할된 출력을 기준 주파수 부근의 주파수로 발진하게 하는 입력 전압값을 결정할 수 있게 한다. 이것으로 인해서, VCO의 발진 주파수를 사전 설정하지 않고 루프를 점진적으로 고정시키는 위상 고정 루프 회로에 비해서 주파수 합성 회로의 고정 시간은 크게 감소된다. 본 발명에서, 입력 전압의 최적값은 서로 다른 입력 전압에 응답하여 VCO 주파수의 적어도 2개의 측정값으로부터 결정된 VCO의 특성값을 이용하는 보간법(interpolation)으로부터 도출될 수 있다. 간단한 실시예에서, VCO의 주파수 응답은 입력단에 인가된 전압에 대해 선형 함수를 형성하는 것으로 가정한다. 본 발명의 하나 이상의 실시예에서의 이점은 VCO에 대한 빠르고 효과적인 사전 설정 방법을 제공한다는 것이다. 디지털 처리 유닛은 결정된 최적 입력 전압에 대응하는 디지털 제어 신호를 생성한다. 디지털 제어 신호는, 제어 워드(control word)에 대한 디지털-아날로그 변환기(DAC)의 출력 전압을 나타내는 룩업 테이블(look-up table)로부터 검색된 제어 워드일 수 있다. VCO의 입력단에서의 전압이 루프 필터를 경유하여 DAC에 의해 설정되면, DAC는 디스에이블되고, 주파수 합성 회로는 위상 고정 루프 모드로 작동하도록 설정될 수 있다.
디지털 처리 유닛 및 DAC에 의해 실행되는 VCO 주파수 사전 설정 방법은 DAC의 민감도(sensitivity) 또는 분해도(resolution)를 개선하는 것에 의해 미세 조정될 수 있다.
본 발명은 첨부된 도면을 참조하여 보다 상세하게 예로서 설명될 것이다.
도 1의 회로(100)는 주파수 합성 회로(80)를 포함하고, 이는 고정 루프 모드(locked loop mode) 또는 개방 루프 모드(open loop mode)로 작동될 수 있다. 회로(80)는 전압 제어형 발진기(VCO)(40), 루프 필터(30), 전하 펌프(20), 위상 주파수 검출기(10) 및 주파수 분할기(50)를 포함한다. 위상 주파수 검출기(10)는 기준 신호(Sref)를 제공받고, 고정 루프 모드에서, VCO(40)의 출력은 기준 신호(Sref)의 기준 주파수의 고정 주파수 범위(locked frequency range) 내에서 분할된 발진 신호를 제공하도록 동적으로 조정된다. 본 발명의 일실시예에서, VCO(40)는 기준 신호(Sref)와, 주파수 분할기(50)를 통해 전달된 VCO(40)의 출력 발진 신호 사이의 위상 차이 및 주파수 차이를 나타내는 위상 주파수 검출기(10)로부터의 위상 및 주파수 차동 신호에 응답하여 동적으로 조정된다. 주파수 분할기(50)는 분할 비율(N)만큼 VCO 출력 신호(40)의 주파수를 감소시킬 수 있게 한다. 위상 주파수 차동 신호는 전하 펌프(20)를 통해 추가적으로 전달되고, 그 이후에 루프 필터(30)를 통해 필터링된다. 전하 펌프(20)는 루프 필터(30)의 캐패시터를 충전 및 방전할 수 있게 하는 전류를 생성한다. 루프 필터(30)는 VCO(40)의 입력단에서 입력 전압(V)을 제어한다. 본 발명의 일실시예에서, 루프 필터(30)는 로우-패스 필터(low-pass filter)로서 구현된다. VCO(40)는 VCO(40)의 입력 전압에 의존하여 주어진 주파수로 발진하는 발진 주파수 신호를 제공한다. VCO 입력 전압의 함수로서 또는 필터 입력 전압의 함수로서의 VCO(40)의 주파수 응답은 시간에 따라 변동될 수 있고, 온도 등과 같은 외부 작동 조건은, 공급 전압 또는 인접한 다른 전자 디바이스 또는 회로와의 자기적 간섭을 변경시킬 수 있다.
회로(100)는 디지털 처리 유닛(60) 및 디지털-아날로그 변환기(DAC)(70)를 더 포함한다. DAC(70)는 그 출력단이 필터(30)의 입력단에 접속되고, DAC(70)의 입력단에 제공된 제각기의 디지털 워드에 응답하여 결정된 값으로 필터(30)의 입력 전압을 설정한다. 디지털 처리 유닛(60)은 기준 신호(Sref)와, 분할 비율(N)과, VCO 발진 신호를 대표하는 주파수 분할기 출력 신호를 수신한다. 본 발명에서, 유닛(60)은 회로(80)가 고정 모드로 작동하는 것을 방지하고, 회로(80)가 개방 루프 모드로 작동되는 동안에, 유닛(60)은 주파수 분할기(50)의 출력이 기준 주파수 부근의 주파수로 발진되게 하는 필터(30)의 입력 전압의 사전 설정값을 결정한다. 필터(30)의 입력 전압은 다음과 같이 결정된다.
이 실시예에서, 유닛(60)은 DAC(70)의 제각기의 출력 전압에 대해 각각의 입력 제어 워드를 제공하는 대응하는 테이블에 대해 액세스한다. 회로(80)가 개방 루프 모드에 있는 동안에, 유닛(60)은 필터(30)의 입력 전압이 2개의 사전 선택된 값(V1, V2)을 취하게 한다. 각각의 전압값(V1 또는 V2)에 대하여, 유닛(60)은 주파수 분할기(50)의 출력단에서 측정된 대응하는 주파수 및 전압(V1, V2)에 대해 획득된 대응하는 VCO 주파수(F1, F2)를 결정한다. 이 실시예에서, VCO(40)의 특성은 선형인 것으로 가정한다. 다음에 유닛(60)은 필터(30)의 입력단에 인가되어, 주파수 분할기(50)에 의한 VCO(40)의 분할된 출력이 실질적으로 기준 주파수에 근접하게 발진될 수 있게 하는 설정 전압을 선형 보간(linear interpolation)에 의해 결정한다.
필터(30)의 입력 전압을 사전 설정하는 데 있어서의 민감도는 DAC(70)의 분해도에 의존하고, 더 높은 분해도를 갖는 DAC를 사용하여 사전 설정의 품질을 강화시킬 수 있고, 결과적으로, 고정 시간을 더욱 감소시킬 수 있다. 사전 설정의 품질은 VCO(40)의 특성에 대한 보다 정확한 근사치를 도출하는 것에 의해 더욱 강화될 수 있다. 또한, VCO(40)의 특성을 선형으로 가정하는 것은 본 발명을 제한하지 않으며, VCO(40)의 특성이 다른 형상을 갖는 것도 본 발명에 포함될 수 있다는 것을 유의해야 한다. 예를 들면, 2개 이상의 필터 입력 전압값에 대응하는 VCO 주파수를 측정함으로써 VCO 특성의 보다 정확한 근사치를 획득할 수 있다. 그러나, 이러한 측정은 VCO 주파수의 사전 설정 기간이 연장되게 하고, 결과적으로 회로(80)의 고정 시간이 연장되게 한다. 해당되는 경우에 따라서 측정 회수와 VCO(40)의 특성의 근사치에 대한 정확도 사이에 절충이 이루어져야 한다.
설명된 방법 및 회로와 관련하여, 본 발명의 범주를 벗어나지 않으면서 변형 또는 개선이 제안될 수 있다는 것을 유의해야 한다. 예를 들면, it is clear that 이러한 방법 또는 회로는, 배선형 전자 회로, 또는 이와 다르게 컴퓨터 판독 가능 매체 내에 저장된 인스트럭션의 세트를 이용하는 것과 같이 여러 방식으로 구현될 수 있는데, 상기 인스트럭션은 상기 회로의 적어도 일부분을 대체하고, 상기 대체된 회로에서 실행되는 것과 동일한 기능을 실행하기 위해서 컴퓨터 또는 디지털 프로세서의 제어 하에서 실행될 수 있다는 것은 명확할 것이다. 따라서, 본 발명은 본 명세서에 제시된 실시예로 한정되지 않는다.

Claims (12)

  1. 입력 전압으로부터 발진 신호(an oscillating signal)를 생성하는 전압 제어형 회로(a voltage controlled circuit)(40)를 포함하는 주파수 합성 회로(a frequency synthesizing circuit)-상기 주파수 합성 회로는 상기 발진 신호와 기준 신호 사이의 위상 차이를 나타내는 에러 신호의 제어 하에서 고정 루프 모드(a locked loop mode)로 작동되도록 구성됨-와,
    상기 주파수 합성 회로가 상기 위상 고정 루프 모드로 작동하는 것을 디스에이블(disabled)되게 하고, 그 후에 각각의 제 1 및 제 2 입력 전압값에 응답하여 획득된 상기 발진 신호의 제 1 및 제 2 주파수를 결정하도록 구성되고, 상기 2개의 주파수 및 상기 기준 신호로부터 제어값을 생성하도록 구성되는 디지털 처리 유닛(a digital processing unit)(60)과,
    상기 제어값에 응답하여 상기 입력 전압을 사전 설정값으로 사전 설정하도록 구성되는 디지털-아날로그 변환기(a digital to analog converter)(70)
    를 포함하는 회로.
  2. 제 1 항에 있어서,
    상기 디지털-아날로그 변환기는 상기 주파수 합성 회로가 상기 고정 루프 모드로 작동될 때 디스에이블되는 회로.
  3. 제 1 항에 있어서,
    상기 에러 신호를 생성하도록 구성되는 위상 주파수 검출기(a phase frequency detector)와,
    상기 에러 신호에 응답하여 전류를 제공하는 전하 펌프 회로(a charge pump circuit)와,
    상기 발진 신호를 결정하는 루프 필터(a loop filter)
    를 더 포함하는
    회로.
  4. 제 1 항에 있어서,
    상기 디지털 처리 유닛은 상기 제 1 및 제 2 주파수와 상기 제 1 및 제 2 전압값으로부터 상기 전압 제어형 발진기의 특성을 결정하고, 또한 상기 결정된 특성 및 상기 기준 신호로부터 상기 제어값을 결정하는 회로.
  5. 제 1 항에 있어서,
    그 출력단이 상기 전압 제어형 발진기의 입력단에 접속되어 있는 루프 필터(a loop filter)를 더 포함하고,
    상기 디지털-아날로그 변환기의 상기 출력단은 상기 루프 필터의 입력단에 접속되며,
    상기 디지털-아날로그 변환기는 상기 루프 필터의 상기 입력단을 상기 사전 설정값으로 설정하는
    회로.
  6. 제 1 항에 있어서,
    상기 디지털 처리 유닛은 또한 상기 제 1 및 제 2 주파수, 상기 제 1 및 제 2 전압값 및 상기 기준 신호의 상기 주파수에 기초하여 상기 전압 제어형 발진기의 특징값을 선형 보간(linear interpolation)함으로써 상기 사전 설정값을 결정하고,
    상기 디지털 처리 유닛은 또한 입력 전압의 각각의 값과 연관된 제어값을 포함하는 룩업 테이블(look up table)로부터 상기 제어값을 결정하는
    회로.
  7. 입력 전압으로부터 발진 신호를 생성하는 전압 제어형 회로(40)를 포함하는 주파수 합성 회로-상기 주파수 합성 회로는 상기 발진 신호와 기준 신호 사이의 위상 차이를 나타내는 에러 신호의 제어 하에서 고정 루프 모드로 작동되도록 구성됨-와,
    상기 주파수 합성 회로가 상기 위상 고정 루프 모드로 작동하는 것을 디스에이블되게 하고, 그 후에 각각의 제 1 및 제 2 입력 전압값에 응답하여 획득된 상기 발진 신호의 제 1 및 제 2 주파수를 결정하도록 구성되고, 또한 상기 2개의 주파수 및 상기 기준 신호로부터 디지털 제어값을 생성하도록 구성되는 디지털 처리 유닛(60)과,
    상기 디지털 제어값에 응답하여 상기 입력 전압을 사전 설정하도록 구성되는 디지털-아날로그 변환기(70)
    를 포함하는 디바이스.
  8. 제 7 항에 있어서,
    상기 발진 신호를 이용하여 변조된 데이터 신호를 송신하는 송신 모듈(a transmission module)을 더 포함하는 디바이스.
  9. 제 7 항에 있어서,
    데이터 신호를 수신하고 상기 발진 신호를 이용하여 상기 데이터 신호를 복조(demodulaing)하는 수신 모듈(a reception module)을 더 포함하는 디바이스.
  10. 고정 루프 모드로 작동할 수 있는 주파수 합성 회로의 전압 제어형 발진기의 입력 전압을 사전 설정하는 방법으로서,
    상기 주파수 합성 회로(80)가 고정 루프 모드로 작동하는 것을 디스에이블링(disabling)하는 단계와,
    상기 주파수 합성 회로가 디스에이블링되는 동안에, 제 1 및 제 2 입력 전압에 응답하여 상기 전압 제어형 발진기(40)의 제 1 및 제 2 발진 주파수를 결정하는 단계와,
    기준 주파수, 상기 제 1 및 제 2 주파수 및 상기 제 1 및 제 2 입력 전압값으로부터 상기 사전 설정된 입력 전압을 보간(interpolating)하는 단계와,
    디지털-아날로그 변환기(70)를 이용하여 상기 입력 전압을 상기 사전 설정값으로 설정하는 것을 인에이블링(enabling)하는 단계
    를 포함하는 입력 전압의 사전 설정 방법.
  11. 제 10 항에 있어서,
    상기 입력 전압이 상기 사전 설정값으로 설정될 때, 상기 주파수 합성 회로가 상기 고정 루프 모드로 작동하는 것을 인에이블링하는 단계를 더 포함하는 입력 전압의 사전 설정 방법.
  12. 제 10 항에 있어서,
    상기 사전 설정된 입력 전압은 주파수 분할기 분할 비율(a frequency divider division ratio)로부터 추가적으로 보간되는 입력 전압의 사전 설정 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574980B1 (ko) * 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
CN100525072C (zh) * 2005-02-03 2009-08-05 中国科学院半导体研究所 高精度高线性度数模混合信号环路压控振荡器
CN100525071C (zh) * 2005-02-03 2009-08-05 中国科学院半导体研究所 具有工艺误差补偿的数模混合信号环路压控振荡器
US7323944B2 (en) * 2005-04-11 2008-01-29 Qualcomm Incorporated PLL lock management system
US7613268B2 (en) * 2005-04-23 2009-11-03 Nortel Networks Limited Method and apparatus for designing a PLL
US7403063B2 (en) * 2005-11-23 2008-07-22 Mediatek Inc. Apparatus and method for tuning center frequency of a filter
KR100738960B1 (ko) * 2006-02-22 2007-07-12 주식회사 하이닉스반도체 피엘엘 및 그 제어방법
CN101079630B (zh) * 2006-05-23 2010-05-12 中兴通讯股份有限公司 一种用于实现时钟相位平滑切换的数字锁相环装置及方法
US7471126B2 (en) * 2006-10-18 2008-12-30 Faraday Technology Corp. Phase locked loop utilizing frequency folding
JP4374463B2 (ja) * 2006-12-26 2009-12-02 日本電波工業株式会社 発振周波数制御回路
CN101534120B (zh) * 2009-04-09 2011-09-14 华为技术有限公司 锁相环电路及其充电方法
CN101826858B (zh) * 2010-02-25 2012-02-22 华为终端有限公司 一种展频装置、生成展频时钟信号的方法及数字电路系统
US8248167B2 (en) * 2010-06-28 2012-08-21 Mstar Semiconductor, Inc. VCO frequency temperature compensation system for PLLs
TWI419472B (zh) * 2010-11-16 2013-12-11 Mstar Semiconductor Inc 鎖相迴路
TWI419471B (zh) * 2010-11-19 2013-12-11 Mstar Semiconductor Inc 具有校正功能之鎖相迴路及其校正方法
CN103259538B (zh) * 2012-02-15 2016-04-06 珠海扬智电子科技有限公司 具有防骇功能的芯片及其控制方法
CN106230434B (zh) * 2016-07-18 2019-01-08 北华航天工业学院 一种混合锁相环
US10566980B2 (en) * 2018-03-19 2020-02-18 Stmicroelectronics International N.V. Use of a raw oscillator and frequency locked loop to quicken lock time of frequency locked loop
US10594325B2 (en) 2018-07-06 2020-03-17 Shenzhen GOODIX Technology Co., Ltd. Fast wakeup for crystal oscillator

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929918A (en) 1989-06-07 1990-05-29 International Business Machines Corporation Setting and dynamically adjusting VCO free-running frequency at system level
US5563552A (en) * 1994-01-28 1996-10-08 International Business Machines Corporation System and method for calibrating damping factor of analog PLL
GB2330258B (en) * 1997-10-07 2001-06-20 Nec Technologies Phase locked loop circuit
DE19906561B4 (de) * 1999-02-17 2005-08-25 Dosch & Amand Gmbh & Co. Kg Phasenregelkreis
FR2798019B1 (fr) * 1999-08-26 2002-08-16 Cit Alcatel Synthetiseur de frequences a boucle de phase
JP3571615B2 (ja) * 2000-05-12 2004-09-29 株式会社ケンウッド Ｐｌｌ回路
US6735181B1 (en) * 2000-06-26 2004-05-11 Atmel Corporation Wireless transceiver with subtractive filter compensating both transmit and receive artifacts
US6459253B1 (en) * 2000-09-05 2002-10-01 Telefonaktiebolaget Lm Ericsson (Publ) Bandwidth calibration for frequency locked loop
US6552618B2 (en) * 2000-12-13 2003-04-22 Agere Systems Inc. VCO gain self-calibration for low voltage phase lock-loop applications
JP2002204162A (ja) * 2000-12-28 2002-07-19 Kenwood Corp 周波数シンセサイザ、移動通信装置及び発振信号生成方法

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