TWI419472B - 鎖相迴路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims 1
- 238000012360 testing method Methods 0.000 description 28
- 238000012937 correction Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000013016 damping Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
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- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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Description
本發明係與鎖相迴路相關,並且尤其與鎖相迴路之電路架構相關。
在現今的電腦系統和通訊系統中,能提供具有準確頻率之振盪信號的鎖相迴路扮演了不可或缺的重要角色。以無線通訊系統為例,其傳送端通常係利用鎖相迴路所產生之振盪信號為發送信號的參考基準,鎖相迴路的鎖定速度、迴路頻寬和突波(spur)能量等特性都會直接影響無線信號的品質。
圖一所示為第一型(type-I)鎖相迴路的架構圖。此鎖相迴路10包含相位偵測器11、充電泵浦12、由電阻R和電容C組成的濾波器13、壓控振盪器14以及除頻器15。由於電阻R在壓控振盪器14的輸入端和接地端之間形成一漏電路徑,無論鎖相迴路10是否處於鎖定狀態,相位偵測器11仍必須輸出週期性脈波,令充電泵浦12為壓控振盪器14的輸入端充電,以補償經由電阻R流失的電荷。在鎖相迴路10穩定時,充電與放電達到平衡,上述脈波的週期等於參考信號的週期。該週期性脈波的存在,會對壓控振盪器14輸出端的振盪信號形成干擾。參考信號與回授信號的相位差愈大,該脈波愈寬,其能量愈高。以振盪信號之頻率為3.66GHz,而參考信號之頻率為26MHz的情況為例。壓控振盪器14之輸出信號的頻譜中,除了出現在3.66GHz的主成分之外,在3.66GHz±26MHz兩處也會出現所謂的突波。許多無線通訊標準都會對突波能量的上限作出規範。第一型鎖相迴路的缺點在於該充電脈波通常會造成過高的突波能量。
圖二所示為第二型(type-II)鎖相迴路的架構圖。此鎖相迴路20包含相位偵測器21、兩充電泵浦22A和22B、由電阻R、電容C1/C2/C3、運算放大器23A組成的主動式濾波器23、壓控振盪器24以及除頻器25。在鎖相迴路20由未鎖定狀態進入鎖定狀態的過程中,第二充電泵浦22B負責根據相位偵測器21所測得之相位差異對主動式濾波器23中的電容C1充電/放電,直到圖中所標示的參考電壓VREF
被逐步提升/拉低至等於鎖相迴路20鎖定時壓控振盪器24輸入端應得之控制電壓。在鎖定之前,VREF
和該控制電壓通常還會經過一段時間的減震(damping)才趨於穩定。此架構雖無第一型鎖相迴路突波能量過高的問題,但第二充電泵浦22B對電容C1充電/放電的速度會直接限制鎖相迴路20的鎖定速度。此外,該減震現象也會導致鎖相迴路20所需的鎖定時間加長。
為解決上述問題,本發明提出一種新的鎖相迴路架構,以數位式充電路徑取代先前技術中由第二充電泵浦22B和電容C2組成的類比式充電路徑。根據本發明之數位式充電路徑可被設計為直接根據相位差異提供特定的充電量,藉此穩定拉高提供給主動式濾波器的參考電壓,進而避免減震並有效鎖相迴路進入鎖定狀態所需的時間。
根據本發明之一具體實施例為一鎖相迴路,其中包含一主動式濾波器、一壓控振盪器、兩相位偵測器、一充電泵浦及一數位/類比轉換器。該壓控振盪器根據主動式濾波器之輸出端所提供的控制信號產生一振盪信號。第一相位偵測器根據一參考信號及對應於該振盪信號之一回授信號產生一相位差異信號。該充電泵浦根據該相位差異信號提供一充電電流至該主動式濾波器之第一輸入端。該第二相位偵測器根據該參考信號及該回授信號之相位差產生一數位參考電壓。該數位/類比轉換器將該數位參考電壓轉換為一類比參考電壓,並將該類比參考電壓提供至該主動式濾波器之第二輸入端。
相較於先前技術,根據本發明之鎖相迴路具有鎖定速度快且突波能量低的優點。關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
根據本發明之第一具體實施例為圖三所繪示之鎖相迴路。此鎖相迴路30包含兩相位偵測器31A和31B、一充電泵浦32、由電阻R、電容C、運算放大器33A組成的主動式濾波器33、一壓控振盪器34、一除頻器35以及一數位/類比轉換器36。
如圖三所示,主動式濾波器33包含連接至充電泵浦32的第一輸入端、連接至數位/類比轉換器36的第二輸入端,以及用以提供一控制信號之輸出端。電容C與電阻R係並聯耦接於該第一輸入端及該輸出端間。壓控振盪器34的功用在於根據該控制信號產生一振盪信號。除頻器35則是負責將該振盪信號除頻,以產生一回授信號。根據輸入鎖相迴路30的參考信號及該回授信號,第一相位偵測器31A產生一相位差異信號。充電泵浦32會根據該相位差異信號提供一充電電流至主動式濾波器33之第一輸入端。
第二相位偵測器31B是用來偵測參考信號及回授信號之相位差的正負,其輸出信號為一數位參考信號。舉例而言,該數位參考信號可為八位元的二進位式信號;此信號可以是將大小各有不同之多段式數位單元值送入一數位累加器(未繪示於圖中)產生。上述相位差的正負將決定累加器之輸入信號的正負,而累加器輸出值的變化速度取決於累加器之輸入信號的大小。比方說,當參考信號的相位領先回授信號的相位,該累加器之輸入信號為正。相對地,當參考信號的相位落後回授信號的相位,該累加器之輸入信號為負。接著,數位/類比轉換器36負責將該數位參考電壓轉換為一類比參考電壓,並將該類比參考電壓提供至主動式濾波器33之第二輸入端。
與傳統第二型鎖相迴路不同的是,在鎖相迴路30尚未鎖定之前,由第二相位偵測器31B和數位/類比轉換器36組成之數位式充電路徑可被設計為直接根據相位差異的正負及大小提供特定的充電量。圖四所示為比較本實施例與先前技術之一電壓鎖定狀態範例;圖中的橫軸為時間,縱軸則是主動式濾波器33之輸出端的電壓值(亦即提供給壓控振盪器34的控制電壓)。由圖四可看出,若採用如圖二之傳統架構,該電壓在趨於穩定之前會出現一段時間的減震。相對地,若採用根據本發明的架構,數位/類比轉換器36所提供的類比參考電壓可快速的逼近某個穩定值,藉此令主動式濾波器33之輸出端的電壓快速的穩定。
舉例而言,如圖四中標示的區段O-A,第二相位偵測器31B可將累加器的輸入固定為一預設較大單元值,令主動式濾波器33之輸出端的電壓被快速地拉升。接著,如圖四中標示的區段A-B,當經過某設定好的時間,第二相位偵測器31B可將該累加器的輸入改為另一預設中等單元值,令主動式濾波器33之輸出端的電壓上升斜率減緩,且逐漸趨近鎖定狀態。如圖四所示,若採用根據本實施例中的架構,鎖相迴路可更較先前技術快進入鎖定狀態。換句話說,藉由適當控制提供給主動式濾波器33的參考電壓,根據本發明的做法可以避免減震並有效縮短鎖相迴路30進入鎖定狀態所需之時間。實務上不限於圖四所示,上述累加器的輸出初始值可為可設定式,例如被設定為鎖相迴路30之電源電壓VDD的二分之一或任何經設計選訂的預設值。若令主動式濾波器33之輸出端的電壓由VDD/2穩定達到目標電壓,因所須變化之壓差變少,鎖定速度更快。
請參閱圖五,圖五為根據本發明之第二具體實施例的方塊圖。相較於圖三所示者,本實施例中的鎖相迴路30進一步包含用以取代上述累加器之電容CP
、開關37和切換模組38。電容CP
係耦接於主動式濾波器33之該第二輸入端,開關37則是耦接於該第二輸入端及數位/類比轉換器36間。當鎖相迴路30將由擷取(acquisition)模式進入追蹤(tracking)模式,切換模組38會控制開關37以截斷數位/類比轉換器36與該第二輸入端間之連結。
在開關37係處於令數位/類比轉換器36與該第二輸入端相連的狀況下,此鎖相迴路30的運作方式與圖三所示者大致相同,亦等效於圖二所示之第二型鎖相迴路。當開關37被控制為截斷數位/類比轉換器36與該第二輸入端間之連結,相當於由電容CP
所儲存之電荷繼續供應主動式濾波器33所需之參考電壓。該連結被截斷後,此鎖相迴路30的運作模式即等效於第一型鎖相迴路。
圖五所示之鎖相迴路的優點在於:(1)相較於傳統的第一型鎖相迴路,此架構的擷取模式主要由數位式充電路徑提供濾波器所需之參考電壓,因此可避免減震並有效縮短迴路30進入鎖定狀態所需之時間;(2)將進入追蹤模式後改以第一型鎖相迴路的模式運作,即毋須採用最小位元十分精細的數位/類比轉換器36,亦可達成令壓控振盪器34之控制電壓精確鎖定的效果。
根據本發明之第三具體實施例為包含校正功能之鎖相迴路。請參閱圖六(A)。除了圖三已繪示的元件之外,本實施例中的鎖相迴路進一步包含一電壓偵測器39、一控制模組40和一校正模組41。於此實施例中,充電泵浦32被設計為可選擇性地提供一預設電流量I norm
或一測試電流量I test
,除頻器35則被設計為可選擇性地提供一預設除頻量N norm
或一特定的測試除頻量N test
。舉例而言,預設電流量I norm
和預設除頻量N norm
可以是該鎖相迴路在正常運作狀態下所採用的電流量和除頻量,但不以此為限。
在提供預設電流量I norm
和預設除頻量N norm
的情況下,此鎖相迴路的迴路增益G loop
可表示如下:
其中R
代表主動式濾波器33中的電阻值,K VCO
代表壓控振盪器34的電壓-頻率轉換係數。R
和K VCO
這兩個數值通常都會隨著製程、溫度、電壓等環境因素變動,有相當程度的漂移,導致鎖相迴路實際運作時的許多特性(例如頻寬)不同於原本設計時希望達到的預設值。本實施例所提供之校正功能的目標為找出迴路增益G loop
的漂移量,並據此修正該鎖相迴路或是其他配合該鎖相迴路的周邊電路。
首先,控制模組40令充電泵浦32提供預設電流量I nοrm
且令除頻器35提供預設除頻量N norm
。在該鎖相迴路鎖定之後,電壓偵測器39即量測與該振盪信號的輸出頻率相關之一電壓,以產生第一參考電壓值V 1
。於此實施例中,電壓偵測器39所量測者為第二相位偵測器31B所提供之該數位參考電壓。實務上,電壓偵測器39的量測對象亦可為數位/類比轉換器36輸出的類比參考電壓,或是主動式濾波器33提供給壓控振盪器34的控制電壓。相較於量測類比電壓,量測數位電壓具有簡便快速的好處。
接著,控制模組40改令充電泵浦32提供測試電流量I test
且令除頻器35繼續提供預設除頻量N norm
。在鎖相迴路趨於鎖定之後,電壓偵測器39再次量測該數位參考電壓,以產生第二參考電壓值V 2
。由於測試電流量I test
不同於預設電流量I norm
,第二參考電壓值V 2
也會不同於先前所測得之第一參考電壓值V 1
,並導致壓控振盪器34輸出的振盪信號之頻率被改變。相較於該數位參考電壓為第一參考電壓值V 1
時該振盪信號的頻率,此條件造成的頻率變化量Δf 1
可表示如下:
Δf 1
=ΔV 1
×K VCO
=ΔI
×R
×K VCO
,……(式二)
其中ΔI
代表預設電流量I nοrm
與測試電流量I test
之差異,ΔV 1
代表第一參考電壓值V 1
與第二參考電壓值V 2
之差異。
接下來,控制模組40改令充電泵浦32提供預設電流量I nοrm
且令除頻器35提供測試除頻量N test
。在鎖相迴路趨於鎖定之後,電壓偵測器39再次量測該數位參考電壓,以產生第三參考電壓值V 3
。由於測試除頻量N test
不同於預設除頻量N norm
,第三參考電壓值V 3
也會不同於先前所測得之第一參考電壓值V 1
,並導致壓控振盪器34輸出的振盪信號之頻率被改變。相較於該數位參考電壓等於第一參考電壓值V 1
時該振盪信號的頻率,此條件造成的頻率變化量Δf 2
可表示如下:
Δf 2
=ΔV 2
×K VCO
=ΔN
×F ref
,……(式三)
其中ΔN
代表測試除頻量N test
與預設除頻量N nοrm
之差異,ΔV 2
代表第一參考電壓值V 1
與第三參考電壓值V 3
之差異,F ref
則代表一參考頻率(亦即輸入此鎖相迴路之參考信號的頻率)。
將式二與式三相除,可得到:
由式四可推得:
結合式五及式一,鎖相迴路的迴路增益G loop
可被表示為:
由式六可看出,即使R
和K VCO
這兩個數值的漂移量為未知數,根據預設電流量I norm
、預設除頻量N norm
、測試電流量I test
、測試除頻量N test
、第一參考電壓值V 1
、第二參考電壓值V 2
、第三參考電壓值V 3
及參考頻率F ref
,控制模組40仍可估計該鎖相迴路之迴路增益G loop
。更進一步地,控制模組40可找出現有之迴路增益G loop
與原設計希望達成(亦即在R
和K VCO
未發生漂移的情況下)之迴路增益G loop
的差異。
校正模組41係用以根據控制模組40所估測之迴路增益G loop
校正該鎖相迴路。於此實施例中,校正模組41係根據上述迴路增益G loop
與理想值的差異校正壓控振盪器34。於實際應用中,校正模組41亦可以主動式濾波器33中的濾波元件(例如電阻R或電容C)為校正標的。
請參閱圖六(B),圖六(B)為根據本發明之第四具體實施例中的鎖相迴路方塊圖。此實施例與前一個實施例的主要差別在於,本實施例的控制模組40和除頻器35間連接有一積分三角調變器(sigma-delta(ΣΔ) modulator) 42,用以調變該測試除頻量,藉此可達成令除頻量差異ΔN
為非整數的效果。此外,當該鎖相迴路係用於數位調變發射機,校正模組41的校正對象可為其中之預先加強電路(pre-emphasis circuit) 43。預先加強電路43的作用在於提供一高通濾波效果,以補償鎖相迴路之低通濾波特性對調變信號造成的衰減。
實務上,預先加強電路43的設計會與迴路增益G loop
相關。因此,當迴路增益G loop
發生漂移時,預先加強電路43中的參數也可能需要隨著調整。本實施例中的校正模組41即根據控制模組40所估算之該迴路增益G loop
校正預先加強電路43。以上範例係用以說明控制模組40所估測之迴路增益G loop
亦可用於校正配合該鎖相迴路的周邊電路,而非限定於該鎖相迴路本身的主要功能區塊。
本發明之第五具體實施例為一種配合一鎖相迴路之校正方法;該鎖相迴路包含一充電泵浦及一除頻器。該校正方法包含如圖七所示之步驟。首先,步驟S71為於該充電泵浦提供一預設電流量I norm
並於該除頻器提供一預設除頻量N norm
。接著,步驟S72為待迴路鎖定後,量測與該鎖相迴路之一輸出頻率相關之一電壓,以產生一第一參考電壓值V 1
。步驟S73為於該充電泵浦改提供一測試電流量I test
並於該除頻器提供該預設除頻量N norm
。步驟S74為待迴路鎖定後,再次量測該電壓,以產生一第二參考電壓值V 2
。
接著,在步驟S75中,該充電泵浦提供該預設電流量I norm
,且該除頻器提供一特定的測試除頻量N test
。步驟S76則是待迴路鎖定後,再次量測該電壓,以產生一第三參考電壓值V 3
。步驟S77係根據預設電流量I norm
、預設除頻量N norm
、測試電流量I test
、測試除頻量N test
、第一參考電壓值V 1
、第二參考電壓值V 2
、第三參考電壓值V 3
及一參考頻率F ref
,估計該鎖相迴路之迴路增益G loop
。步驟S78則是根據迴路增益G looop
校正該鎖相迴路。
本實施例中估計迴路增益G loop
和校正鎖相迴路的詳細方法與前一個實施例相同,因此不再贅述。需說明的是,步驟S73~步驟S74和步驟S75~步驟S76的順序可互換。此校正方法可被應用在各種不同架構的鎖相迴路,不以圖六(A)或圖六(B)所示者為限。
如上所述,本發明提出之鎖相迴路係以數位式充電路徑取代先前技術中由充電泵浦和電容組成的類比式充電路徑。根據本發明之數位式充電路徑可被設計為直接根據相位正負差異提供特定的充電量,藉此穩定拉高提供給主動式濾波器的參考電壓,進而避免減震並有效鎖相迴路進入鎖定狀態所需的時間。相較於先前技術,根據本發明之鎖相迴路具有鎖定速度快且突波能量低的優點。
藉由以上較佳具體實施例之詳述,係希望能更加清楚描述本發明之特徵與精神,而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地,其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
10、20...鎖相迴路
11、21...相位偵測器
12...充電泵浦
13...濾波器
14、24...壓控振盪器
15、25...除頻器
22A...第一充電泵浦
22B...第二充電泵浦
23...主動式濾波器
23A...運算放大器
30...鎖相迴路
31A...第一相位偵測器
31B...第二相位偵測器
32...充電泵浦
33...主動式濾波器
33A...運算放大器
34...壓控振盪器
35...除頻器
36...數位/類比轉換器
37...開關
38...切換模組
39...電壓偵測器
40...控制模組
41...校正模組
42...積分三角調變器
43...預先加強電路
S71~S78...流程步驟
圖一所示為傳統第一型鎖相迴路的架構圖。
圖二所示為傳統第二型鎖相迴路的架構圖。
圖三為根據本發明之第一具體實施例中的鎖相迴路方塊圖。
圖四為比較本實施例與先前技術之一電壓鎖定狀態範例。
圖五為根據本發明之第二具體實施例中的鎖相迴路方塊圖。
圖六(A)為根據本發明之第三具體實施例中的鎖相迴路方塊圖。
圖六(B)為根據本發明之第四具體實施例中的鎖相迴路方塊圖。
圖七為根據本發明之第五具體實施例中的鎖相迴路校正方法流程圖。
30...鎖相迴路
31A...第一相位偵測器
31B...第二相位偵測器
32...充電泵浦
33...主動式濾波器
33A...運算放大器
34...壓控振盪器
35...除頻器
36...數位/類比轉換器
Claims (6)
- 一種鎖相迴路,包含:一主動式濾波器,包含一第一輸入端、一第二輸入端以及用以提供一控制信號之一輸出端;一壓控振盪器,用以根據該控制信號產生一振盪信號;一第一相位偵測器,用以根據一參考信號及一回授信號產生一相位差異信號,該回授信號係對應於該振盪信號;一充電泵浦,用以根據該相位差異信號提供一充電電流至該主動式濾波器之該第一輸入端;一第二相位偵測器,用以根據該參考信號及該回授信號之一相位差產生具有多段數值之一數位參考電壓;以及一數位/類比轉換器,用以將該數位參考電壓轉換為一類比參考電壓,並將該類比參考電壓提供至該主動式濾波器之該第二輸入端。
- 如申請專利範圍第1項所述之鎖相迴路,進一步包含:一電容,耦接至該主動式濾波器之該第二輸入端;一開關,耦接於該第二輸入端及該數位/類比轉換器之間;以及一切換模組,當該鎖相迴路將由一擷取模式進入一追蹤模式,該切換模組控制該開關以截斷該數位/類比轉換器與該第二輸入端間之連結。
- 如申請專利範圍第1項所述之鎖相迴路,其中該主動式濾波器包含一運算放大器、一電容與一電阻,該運算放大器之兩輸入端分別為該第一輸入端及該第二輸入端,該電容與該電阻並聯耦接於該第一輸入端及該輸出端間。
- 如申請專利範圍第1項所述之鎖相迴路,其中該第二相位偵測 器包含用以產生該數位參考電壓之一累加器,該相位差之正負係對應於該累加器之一輸入信號之正負。
- 如申請專利範圍第4項所述之鎖相迴路,其中該數位參考電壓之一變化速度係對應於該累加器之該輸入信號之大小。
- 如申請專利範圍第1項所述之鎖相迴路,進一步包含:一除頻器,耦接於該壓控振盪器,用以將該振盪信號除頻,以產生該回授信號。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099139438A TWI419472B (zh) | 2010-11-16 | 2010-11-16 | 鎖相迴路 |
US13/297,195 US8487675B2 (en) | 2010-11-16 | 2011-11-15 | Phase-locked loop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW099139438A TWI419472B (zh) | 2010-11-16 | 2010-11-16 | 鎖相迴路 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201223165A TW201223165A (en) | 2012-06-01 |
TWI419472B true TWI419472B (zh) | 2013-12-11 |
Family
ID=46047209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW099139438A TWI419472B (zh) | 2010-11-16 | 2010-11-16 | 鎖相迴路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8487675B2 (zh) |
TW (1) | TWI419472B (zh) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1897221B1 (en) * | 2005-06-21 | 2012-02-15 | Nxp B.V. | Phase-locked loop systems using adaptive low-pass filters in switched bandwidth feedback loops |
TWI419471B (zh) * | 2010-11-19 | 2013-12-11 | Mstar Semiconductor Inc | 具有校正功能之鎖相迴路及其校正方法 |
US8446193B2 (en) * | 2011-05-02 | 2013-05-21 | National Semiconductor Corporation | Apparatus and method to hold PLL output frequency when input clock is lost |
US8610473B2 (en) * | 2011-12-14 | 2013-12-17 | Advanced Micro Devices, Inc. | Phase lock loop with adaptive loop bandwidth |
US8487677B1 (en) * | 2012-03-30 | 2013-07-16 | Freescale Semiconductor, Inc. | Phase locked loop with adaptive biasing |
US8598955B2 (en) | 2012-03-30 | 2013-12-03 | Freescale Semiconductor, Inc. | Phase locked loop with adaptive loop filter |
US9014322B2 (en) * | 2012-05-23 | 2015-04-21 | Finisar Corporation | Low power and compact area digital integrator for a digital phase detector |
US9541929B2 (en) * | 2012-11-08 | 2017-01-10 | Richtek Technology Corporation | Mixed mode compensation circuit |
US8773184B1 (en) * | 2013-03-13 | 2014-07-08 | Futurewei Technologies, Inc. | Fully integrated differential LC PLL with switched capacitor loop filter |
US8674732B1 (en) * | 2013-03-14 | 2014-03-18 | Xilinx, Inc. | Edge density detection |
US8841948B1 (en) | 2013-03-14 | 2014-09-23 | Xilinx, Inc. | Injection-controlled-locked phase-locked loop |
JP6136711B2 (ja) * | 2013-07-29 | 2017-05-31 | 富士通株式会社 | 受信回路 |
TWI509995B (zh) * | 2013-09-09 | 2015-11-21 | Ind Tech Res Inst | 注入鎖定鎖相迴路電路、其積體電路、和其方法 |
KR102001691B1 (ko) * | 2014-03-13 | 2019-07-18 | 에스케이하이닉스 주식회사 | 지연 고정 루프 |
JP2015216439A (ja) * | 2014-05-08 | 2015-12-03 | 富士通株式会社 | 受信回路 |
US9294106B2 (en) * | 2014-07-03 | 2016-03-22 | Stmicroelectronics International N.V. | Capacitance multiplier and loop filter noise reduction in a PLL |
US9985618B2 (en) * | 2015-12-23 | 2018-05-29 | Qualcomm Incorporated | Digital duty cycle correction for frequency multiplier |
JP6912702B2 (ja) * | 2017-02-20 | 2021-08-04 | 富士通株式会社 | Cdr回路及び受信回路 |
CN109358228B (zh) * | 2018-11-09 | 2020-12-15 | 哈工大(张家口)工业技术研究院 | 基于双增强型锁相环的电网电压正负序分量实时估计方法 |
US10516403B1 (en) * | 2019-02-27 | 2019-12-24 | Ciena Corporation | High-order phase tracking loop with segmented proportional and integral controls |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070109030A1 (en) * | 2004-04-26 | 2007-05-17 | Samsung Electronics Co., Ltd. | Phase-Locked Loop Integrated Circuits Having Fast Phase Locking Characteristics |
US7554412B2 (en) * | 2004-08-20 | 2009-06-30 | Texas Instruments Incorporated | Phase-locked loop circuit having correction for active filter offset |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6611176B1 (en) * | 2000-12-21 | 2003-08-26 | Texas Instruments Incorporated | Method and apparatus for two zeros/two poles active compensation phase locked loops |
US6914489B2 (en) * | 2002-09-26 | 2005-07-05 | Koninklijke Philips Electronics N.V. | Voltage-controlled oscillator presetting circuit |
DE102006024210A1 (de) * | 2006-05-23 | 2007-11-29 | Deutsches Elektronen-Synchrotron Desy | Selbstabgleichende driftfreie Hochfrequenz-Phasendetektor-Schaltung |
US7570043B2 (en) * | 2006-12-29 | 2009-08-04 | Texas Instruments Incorporated | Switches bidirectionally connecting external lead to PLL voltage tune line |
US7639070B2 (en) * | 2008-01-28 | 2009-12-29 | Texas Instruments Incorporated | Switching circuit in a phase locked loop (PLL) to minimize current leakage in integrated circuits |
US8558592B2 (en) * | 2011-02-03 | 2013-10-15 | Texas Instruments Incorporated | Charge pump and active filter for a feedback circuit |
-
2010
- 2010-11-16 TW TW099139438A patent/TWI419472B/zh active
-
2011
- 2011-11-15 US US13/297,195 patent/US8487675B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070109030A1 (en) * | 2004-04-26 | 2007-05-17 | Samsung Electronics Co., Ltd. | Phase-Locked Loop Integrated Circuits Having Fast Phase Locking Characteristics |
US7554412B2 (en) * | 2004-08-20 | 2009-06-30 | Texas Instruments Incorporated | Phase-locked loop circuit having correction for active filter offset |
Also Published As
Publication number | Publication date |
---|---|
US8487675B2 (en) | 2013-07-16 |
US20120119801A1 (en) | 2012-05-17 |
TW201223165A (en) | 2012-06-01 |
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