JP6912702B2 - Cdr回路及び受信回路 - Google Patents
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Description
(第1の実施の形態)
図1は、第1の実施の形態のCDR回路の一例を示す図である。
データ判定回路11は、3つ以上の閾値で区切られた複数の電位レベルのそれぞれに2ビット以上の値が対応付けられたデータ信号Diを受ける。そして、データ判定回路11は、それらの閾値とデータ信号Diとを、クロック信号CLKに同期したタイミングで比較した比較結果に基づいて、データ信号Diの値を判定し、その判定結果Dを出力する。
ところで、L0〜L3のそれぞれに割り当てられる2ビット値の並びが、グレイコードになっていてもよい。グレイコードは隣り合うコード間で信号距離が1である特性をもつ。たとえば、L0〜L3のそれぞれに割り当てられる2ビット値の並びが、グレイコードになるように、L0には“00”、L1には“01”、L2には“11”、L3には“10”が対応付けられる。グレイコードを用いることで、信号伝送時にノイズが印加されたなどの理由で、信号の電位が変化し、受信側で隣り合うコードへのリード誤りが生じた場合に、2ビットエラーとして認識されることを防止できる。
比較回路11aは、データ信号Diと、閾値VHとの比較結果を出力する。たとえば、比較回路11aは、データ信号Diが閾値VHより大きいとき、1(または論理レベルがH(High)レベルの信号)を出力し、データ信号Diが閾値VHより小さいとき、0(または論理レベルがL(Low)レベルの信号)を出力する。
位相検出回路13は、連続する第1のシンボル、第2のシンボル及び第3のシンボルのそれぞれについてのデータ判定回路11の判定結果に基づいて、連続する3シンボルの値がスロープ状に遷移するデータパターンを検出する。
図1には、連続する3つのシンボルm−1,m,m+1での、PAM4のデータ信号Diの全遷移がアイパターン16で表されている。縦軸は電圧を表し、横軸は時間を表す。波形16aで表されるデータ信号Diは、シンボルm−1,m,m+1の値が0,1,2となり、スロープ状に遷移している。図1のD[m−1],D[m],D[m+1]は、シンボルm−1,m,m+1での判定タイミング(クロック信号CLKの立ち上がりのタイミングt1,t2,t3)における、値の判定結果を示している。また、PL[m]は、シンボルmでの判定タイミング(タイミングt2)における、比較回路12による比較結果を示している。
図2でも、連続する3つのシンボルm−1,m,m+1での、PAM4のデータ信号Diの全遷移がアイパターン16で表されている。また、波形16bで表されるデータ信号Diは、タイミングt4,t5,t6で判定されるシンボルm−1,m,m+1の値が0,1,2となり、スロープ状に遷移している。
上記のようなCDR回路10では、3シンボル連続の値が前述の4つのデータパターンとなる場合に、比較回路12が出力する比較結果に基づいて位相差信号UP/DNが出力される。言い換えると、前述の4つのデータパターンが検出された場合に、位相差検出が行われる。位相差を検出する確率である検出率は、以下のように求められる。
MM型の位相検出回路では、連続する2つのシンボルにおけるデータ信号Diと、複数の閾値とを比較した比較結果に基づいて、位相差検出が行われる。PAM4のデータ信号Diが用いられる場合、位相差を検出するための閾値の数を減らして、特定のデータ遷移を検出した場合に位相差を検出することで比較回路の数を減らすことができる。
図3では、連続する2つのシンボルm−1,mでの、PAM4のデータ信号Diの全遷移がアイパターン17で表されている。また、直線17a,17bは、シンボルm−1,mの値が1,2または2,1の2通りで変化するデータパターンを表している。
第1の実施の形態のCDR回路10は、比較回路の数が図1に示すように4個(ハーフレート動作が行われる場合には8個)であり、MM型やBB型の位相検出回路に比べて少ないにも関わらず、検出率が3/16と、MM型やBB型の位相検出回路よりも高い。
図4は、第2の実施の形態のCDR回路及び受信回路の一例を示す図である。
第2の実施の形態の受信回路20は、等化回路21、CDR回路22を有する。
比較回路22aは、クロック信号CLKに同期したタイミングでデータ信号Diと、閾値VHとの比較結果を出力する。比較回路22aは、データ信号Diが閾値VHより大きいとき、1を出力し、データ信号Diが閾値VHより小さいとき、0を出力する。
デマルチプレクサ22gは、判定結果Dと、比較回路22d,22eが出力する比較結果とをそれぞれ、n(n≧4)シンボル分のビット数に逆多重化する。nシンボル分のビット数は、たとえば、デジタル回路で実現される位相検出回路22hの処理能力(動作クロック信号CLKcの周波数によって決まる)に応じて設定される。
図5は、位相検出回路の一例を示す図である。
位相検出回路22hは、スロープ検出回路22ha1,22ha2,22ha3,…,22han、フリップフロップ(図5ではFFと表記されている)22hb1,22hb2,22hb3、加算回路22hc、量子化回路22hdを有する。
図6は、スロープ検出回路の入出力を表す真理値表の一例を示す図である。
入力として、連続する3シンボルの値Do[2:0]が、1シンボルずつ、値Do[0],Do[1],Do[2]として示されている。スロープ検出回路22ha2は、値Do[0],Do[1],Do[2]が、図6に示すような8つのデータパターンの何れかとなることを検出すると、比較結果PL[1],PH[1]に基づいて、信号UPDN[3:2]を出力する。信号UPDN[3:2]は、信号DN,UP,STAYの3種類がある。以下では、信号DNを−1、信号UPを+1、信号STAYを0であるとする。信号UPDN[3:2]は2ビットで表すことができ、たとえば、−1は01、+1は11、0は00に対応付けることができる。
図7には、連続する3シンボルでの、PAM4のデータ信号Diの全遷移がアイパターン23で表されている。また、波形23aで表されるデータ信号Diは、3シンボルの値Do[0],Do[1],Do[2]が0,1,2となり、スロープ状に遷移している。
図7と同様に図8の波形23bで表されるデータ信号Diも、3シンボルの値Do[0],Do[1],Do[2]が0,1,2となり、スロープ状に遷移している。
図9の波形23cで表されるデータ信号Diは、3シンボルの値Do[0],Do[1],Do[2]が3,2,1となり、スロープ状に遷移している。
図9と同様に図10の波形23dで表されるデータ信号Diも、3シンボルの値Do[0],Do[1],Do[2]が3,2,1となり、スロープ状に遷移している。
フリップフロップ22hb1は、図示しない動作クロック信号に同期して値Do[n:n−1]を保持し、値Do[0:−1]として出力する。フリップフロップ22hb2は、図示しない動作クロック信号に同期して比較結果PH[n]を保持し、比較結果PH[0]として出力する。フリップフロップ22hb3は、図示しない動作クロック信号に同期して比較結果PL[n]を保持し、比較結果PL[0]として出力する。
量子化回路22hdは、加算回路22hcが出力する加算結果を、後段の回路(フィルタ22i)が処理できるビット幅(たとえば、pビット)に合わせて量子化し、量子化結果を位相差信号UP/DNとして出力する。量子化回路22hdは、量子化誤差分を切り捨ててもよいし、ノイズ耐性を向上させるために、量子化誤差分を積算して、次のサイクルの計算に用いてもよい。
連続する3つのシンボルm−1,m,m+1の値が取り得るデータパターンは、64パターンである。CDR回路22では、64パターンのうち、前述の8つのデータパターンが検出された場合に位相差検出が行われる。図11にはその8つのデータパターンが示されている。たとえば、直線24aは、シンボルm−1,m,m+1の値が1,2,3とスロープ状に遷移するデータパターンを表している。また、直線24bは、シンボルm−1,m,m+1の値が2,1,0とスロープ状に遷移するデータパターンを表している。
ところで、図5に示した位相検出回路22hと、MM型の位相検出回路とを組み合わせることで、位相差検出の検出率をより向上させることができる。
位相検出回路30は、スロープ検出部31、MM型位相検出回路32、可変バッファ33,34、加算回路35を有する。
MM型位相検出回路32は、デマルチプレクサ22gが出力するnシンボル分のビット数の、出力データ信号Do[n:1]及び、比較回路22d,22eの比較結果PH[n:1],PL[n:1]を受ける。そして、MM型位相検出回路32は、出力データ信号Do[n:1]と比較結果PH[n:1],PL[n:1]の値のうち、連続する各2シンボルの値に基づいて、位相差信号UP/DNbを出力する。
波形32a,32bで表されるデータ信号Diは、連続するシンボルm−1,m,m+1の間で1と2とを繰り返す遷移を行っている。
たとえば、スロープ検出部31での位相差検出と、MM型位相検出回路32での位相差検出の重みを等しくする場合には、可変バッファ33,34は、位相差信号UP/DNa,UP/DNbをそれぞれ0.5倍する(重み値として0.5をかける)。MM型位相検出回路32での位相差検出を無効にする場合には、可変バッファ33は、位相差信号UP/DNaを1倍し(重み値として1をかける)、可変バッファ34は、位相差信号UP/DNbを0倍する(重み値として0をかける)。
MM型位相検出回路32では、図13に示すようなシンボルm−1,m,m+1において、値が、1,2,x(xは0,1,2または3)、2,1,x、x,1,2、またはx,2,1となる場合の16回、位相差検出が行われる。このうち、1,2,3と、2,1,0と、0,1,2と、3,2,1の4つのデータパターンは、スロープ検出部31で検出されるデータパターンと重複する。連続する3つのシンボルm−1,m,m+1において、MM型位相検出回路32では、2回の位相差検出の機会があるため、位相検出回路30を用いた場合の検出率は、(16−4)/(2×64)+24/64=30/64となり、ほぼ1/2の検出率となる。
上記では、データ信号DiがPAM4のデータ信号であるものとしたが、これに限定されず、データ信号Diは、より多値のデータ信号(たとえば、PAM8またはPAM16のデータ信号など)であってもよい。
図14は、第3の実施の形態の受信回路及びCDR回路の一例を示す図である。図14において、図4に示した受信回路20と同じ要素については同一符号が付されている。
等化回路41は、閾値VH3,VH2,VH1,VM,VL1,VL2,VL3で区切られた8つの電位レベルのそれぞれに3ビット値が対応付けられたPAM8のデータ信号Draを受信して等化処理を行い、データ信号Diaとして出力する。なお、上記7つの閾値において、大きさが隣接する2つの閾値の差分(電位差)は、全て等しい。
デコーダ42jは、比較回路42a〜42gが出力する比較結果に基づいて、データ信号Diaの各シンボルの3ビット値を判定結果Daとして出力する。
比較回路42iは、クロック信号CLKに同期したタイミングで、データ信号Diaと、閾値PH1とを比較した比較結果を出力する。
デマルチプレクサ42kは、判定結果Daと、比較回路42h,42iが出力する比較結果とをそれぞれ、nシンボル分のビット数に逆多重化する。
フィルタ42mと位相調整回路42nの機能は、図4に示したフィルタ22iと位相調整回路22jの機能と同様である。
図15では、連続する3つのシンボルm−1,m,m+1での、PAM8のデータ信号Diaの全遷移がアイパターン43で表されている。また、図15には、シンボルm−1,m,m+1の値がスロープ状に遷移する48のデータパターンが直線で示されている。
まず、シンボルm−1の値が、0,1,2の何れかであり、シンボルmの値が、3であり、シンボルm+1の値が、4,5,6,7の何れかである12のデータパターンがある。また、シンボルm−1の値が、0,1,2,3の何れかであり、シンボルmの値が、4であり、シンボルm+1の値が、5,6,7の何れかである12のデータパターンがある。また、シンボルm−1の値が、4,5,6,7の何れかであり、シンボルmの値が、3であり、シンボルm+1の値が、0,1,2の何れかである12のデータパターンがある。さらに、シンボルm−1の値が、5,6,7の何れかであり、シンボルmの値が、4であり、シンボルm+1の値が、0,1,2,3の何れかである12のデータパターンがある。
PAM8のデータ信号Diaでは、連続する3つのシンボルm−1,m,m+1の値が取り得るデータパターンは、512パターンである。CDR回路42では、512パターンのうち、上記48のデータパターンが検出された場合に位相差検出が行われる。
図16は、MM型の位相検出回路による位相差検出の検出率を説明する図である。縦軸は電圧を表し、横軸は時間を表す。
第3の実施の形態のCDR回路42は、比較回路の数が図14に示すように9個(ハーフレート動作が行われる場合には18個)である。前述のように、MM型やBB型の位相検出回路で比較回路の数が同様に9個の場合の検出率は、2/16であるのに対して、第3の実施の形態のCDR回路42では、その2倍以上の検出率が得られる。
以上、実施の形態に基づき、本発明のCDR回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
11 データ判定回路
11a〜11c,12 比較回路
11d 判定結果出力回路
13 位相検出回路
14 フィルタ
15 位相調整回路
16 アイパターン
16a 波形
CLK クロック信号
Di データ信号
D 判定結果
DN 信号
D[m−1]〜D[m+1] 値
m−1〜m+1 シンボル
PL,VH,VM,VL 閾値
PL[m] 判定結果
UP/DN 位相差信号
Claims (7)
- 3つ以上の第1の閾値で区切られた複数の電位レベルのそれぞれに2ビット以上の値が対応付けられたデータ信号を受け、前記3つ以上の第1の閾値と前記データ信号とを、クロック信号に同期したタイミングで比較した第1の比較結果に基づいて前記データ信号の値を判定し、判定結果を出力するデータ判定回路と、
前記タイミングで前記データ信号と、前記3つ以上の第1の閾値のうち最大の閾値と最小の閾値の間にある第2の閾値とを比較した第2の比較結果を出力する第1の比較回路と、
前記データ信号の複数のシンボルのうち、連続する第1のシンボル、第2のシンボル及び第3のシンボルのそれぞれについての、前記データ判定回路の前記判定結果に基づいて、前記第2のシンボルの値よりも、前記第1のシンボルの値が小さく、前記第3のシンボルの値が大きい、または前記第2のシンボルの値よりも、前記第1のシンボルの値が大きく、前記第3のシンボルの値が小さくなるデータパターンを検出し、前記データパターンを検出したときに、前記第2のシンボルにおける前記第2の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す位相差信号を出力する位相検出回路と、
前記位相差信号に基づいて、前記クロック信号の位相を調整する位相調整回路と、
を有するCDR回路。 - 前記第2の閾値は、前記3つ以上の第1の閾値の1つである第3の閾値と、前記3つ以上の第1の閾値の1つであり前記第3の閾値との大きさが最も近い第4の閾値の中間の大きさの値である、
請求項1に記載のCDR回路。 - 前記第1の比較回路を含む、複数の比較回路を有し、前記複数の比較回路は、前記第2の閾値を含みそれぞれが互いに異なるとともに、それぞれが前記3つ以上の第1の閾値のそれぞれとも異なる複数の第5の閾値のそれぞれと前記データ信号とを、前記タイミングで比較した、前記第2の比較結果を含む複数の第3の比較結果を出力し、
前記位相検出回路は、前記データパターンを検出したときに、前記第2のシンボルにおける前記複数の第3の比較結果に基づいて、前記位相差信号を出力する、
請求項1または2に記載のCDR回路。 - 前記位相検出回路は、
前記データパターンを検出したときに、前記第2のシンボルにおける前記第2の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す第1の位相差信号を出力する第1の回路部と、
前記データ信号の連続する第4のシンボルと第5のシンボルのそれぞれについての、前記判定結果と前記第2の比較結果とに基づいて、前記クロック信号の前記位相を進めるか遅らせるかを示す第2の位相差信号を出力する第2の回路部と、を含み、
前記位相検出回路は、前記第1の位相差信号と前記第2の位相差信号のそれぞれを加算した加算結果である前記位相差信号を出力する、
請求項1乃至3の何れか一項に記載のCDR回路。 - 前記位相検出回路は、前記第1の位相差信号と前記第2の位相差信号のそれぞれを入力ジッタ耐性の測定結果に基づいて調整された第1の比率で重み付けして加算する、
請求項4に記載のCDR回路。 - 前記位相検出回路は、前記データ信号の連続するn(n≧4)個のシンボルに含まれる連続する3つのシンボルによる複数の組のそれぞれに対して得られる前記位相差信号を加算し、量子化して出力する、
請求項1乃至5の何れか一項に記載のCDR回路。 - 3つ以上の第1の閾値で区切られた複数の電位レベルのそれぞれに2ビット以上の値が対応付けられた第1のデータ信号を受信し、前記第1のデータ信号に対して等化処理を行い、第2のデータ信号を出力する等化回路と、
前記第2のデータ信号を受け、前記3つ以上の第1の閾値と前記第2のデータ信号とを、クロック信号に同期したタイミングで比較した第1の比較結果に基づいて前記第2のデータ信号の値を判定し、判定結果を出力するデータ判定回路と、
前記タイミングで前記第2のデータ信号と、前記3つ以上の第1の閾値のうち最大の閾値と最小の閾値の間にある第2の閾値とを比較した第2の比較結果を出力する第1の比較回路と、
前記第2のデータ信号の複数のシンボルのうち、連続する第1のシンボル、第2のシンボル及び第3のシンボルのそれぞれについての、前記データ判定回路の前記判定結果に基づいて、前記第2のシンボルの値よりも、前記第1のシンボルの値が小さく、前記第3のシンボルの値が大きい、または前記第2のシンボルの値よりも、前記第1のシンボルの値が大きく、前記第3のシンボルの値が小さくなるデータパターンを検出し、前記データパターンを検出したときに、前記第2のシンボルにおける前記第2の比較結果に基づいて、前記クロック信号の位相を進めるか遅らせるかを示す位相差信号を出力する位相検出回路と、
前記位相差信号に基づいて、前記クロック信号の位相を調整する位相調整回路と、
を有する受信回路。
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---|---|---|---|---|
JP6839354B2 (ja) * | 2017-02-03 | 2021-03-10 | 富士通株式会社 | Cdr回路及び受信回路 |
JP2020048054A (ja) | 2018-09-19 | 2020-03-26 | キオクシア株式会社 | 受信装置、通信システム、及びクロック再生方法 |
JP6821717B2 (ja) * | 2019-01-10 | 2021-01-27 | アンリツ株式会社 | 誤り検出装置および誤り検出方法 |
JP6818055B2 (ja) * | 2019-01-18 | 2021-01-20 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
JP6818056B2 (ja) * | 2019-01-18 | 2021-01-20 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
JP6818064B2 (ja) * | 2019-02-13 | 2021-01-20 | アンリツ株式会社 | 誤り率測定装置及び誤り率測定方法 |
JP6827484B2 (ja) * | 2019-02-18 | 2021-02-10 | アンリツ株式会社 | 誤り率測定装置および誤り率測定方法 |
JP2021040268A (ja) | 2019-09-04 | 2021-03-11 | 富士通株式会社 | Cdr回路及び多値変調方式の受信器 |
JP7185652B2 (ja) * | 2020-03-13 | 2022-12-07 | アンリツ株式会社 | クロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法 |
JP2021150843A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体集積回路、受信装置、及び受信装置の制御方法 |
US11121850B1 (en) * | 2020-07-02 | 2021-09-14 | Rohde & Schwarz Gmbh & Co. Kg | Signal analysis method and signal analysis module |
WO2022029085A1 (en) * | 2020-08-06 | 2022-02-10 | Siliconally Gmbh | Method and timing recovery circuit for recovering a sampling clock from a serial data stream encoded using pam |
US11477004B1 (en) * | 2021-03-23 | 2022-10-18 | Nvidia Corp. | Clock data recovery convergence in modulated partial response systems |
JP2023034909A (ja) * | 2021-08-31 | 2023-03-13 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2664249B2 (ja) | 1989-03-13 | 1997-10-15 | 株式会社日立製作所 | タイミング抽出回路,それを利用した通信システム及びタイミング抽出方法並びに通信装置 |
EP0758171A3 (en) * | 1995-08-09 | 1997-11-26 | Symbios Logic Inc. | Data sampling and recovery |
US8385476B2 (en) * | 2001-04-25 | 2013-02-26 | Texas Instruments Incorporated | Digital phase locked loop |
CN101926121A (zh) * | 2008-02-01 | 2010-12-22 | 拉姆伯斯公司 | 具有增强的时钟和数据恢复的接收器 |
JP5276928B2 (ja) * | 2008-08-29 | 2013-08-28 | 株式会社日立製作所 | 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置 |
US8774321B2 (en) * | 2009-09-09 | 2014-07-08 | Nec Corporation | Clock data recovery circuit and clock data recovery method |
TWI419472B (zh) * | 2010-11-16 | 2013-12-11 | Mstar Semiconductor Inc | 鎖相迴路 |
JP6032081B2 (ja) * | 2013-03-22 | 2016-11-24 | 富士通株式会社 | 受信回路、及び半導体集積回路 |
JP6079388B2 (ja) * | 2013-04-03 | 2017-02-15 | 富士通株式会社 | 受信回路及びその制御方法 |
-
2017
- 2017-02-20 JP JP2017029361A patent/JP6912702B2/ja active Active
-
2018
- 2018-02-06 US US15/889,272 patent/US10103870B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11870613B2 (en) | 2022-02-17 | 2024-01-09 | Kioxia Corporation | Semiconductor integrated circuit and receiver device |
Also Published As
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---|---|
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