JP2023034909A

JP2023034909A - 半導体記憶装置

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Publication number: JP2023034909A
Application number: JP2021141392A
Authority: JP
Inventors: 彰訓尾藤; Akinori Bito
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-08-31
Filing date: 2021-08-31
Publication date: 2023-03-13
Also published as: US20230065754A1; US11901038B2

Abstract

【課題】高速に動作する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、不揮発性半導体メモリと、不揮発性半導体メモリに電気的に接続され、イコライズ回路とクロックデータ出力回路とを少なくとも含むコントローラと、備える。イコライズ回路は、ホストからシリアル通信によって第１データ信号を受信し、第１データ信号の符号間干渉ジッタを抑制して第２データ信号を生成し、第２データ信号を出力する。クロックデータ出力回路は、第２データ信号から第３データ信号及びクロック信号を抽出して出力する。コントローラは、ホストとの通信速度が第１通信速度から第２通信速度に切り替わったことに応じて、第２通信速度でホストから受信された第１データ信号に基づく第３データ信号に含まれる所定のデータを検出する検出処理を実行し、検出処理において所定のデータが所定時間内に検出されない場合に、クロックデータ出力回路の状態をリセットする。【選択図】図９

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置の通信速度の高速化が望まれている。

特開２０１１－２４８８１４号公報特開２０２０－１４１２０３号公報特開２０２１－０４８４９１号公報

実施形態では、半導体記憶装置の高速化を図る。

実施形態に係る半導体記憶装置は、不揮発性半導体メモリと、不揮発性半導体メモリに電気的に接続され、イコライズ回路とクロックデータ出力回路とを少なくとも含むコントローラと、備える。イコライズ回路は、ホストからシリアル通信によって第１データ信号を受信し、第１データ信号の符号間干渉ジッタを抑制して第２データ信号を生成し、第２データ信号を出力する。クロックデータ出力回路は、第２データ信号から第３データ信号及びクロック信号を抽出して出力する。コントローラは、ホストとの通信速度が第１通信速度から第２通信速度に切り替わったことに応じて、第２通信速度でホストから受信された第１データ信号に基づく第３データ信号に含まれる所定のデータを検出する検出処理を実行し、検出処理において所定のデータが所定時間内に検出されない場合に、クロックデータ出力回路の状態をリセットする。

実施形態に係るメモリシステムの構成を示す模式的なブロック図である。実施形態に係るコントローラダイの一部の構成を示す模式的なブロック図である。実施形態に係るイコライズ回路の一部の構成例を示す模式的な回路図である。実施形態に係るイコライズ回路の一部の構成例を示す模式的な回路図である。実施形態に係るＣＤＲ回路の構成例を示す模式的な回路図である。実施形態に係るＣＤＲ回路の動作を例示する模式的な波形図である。実施形態に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。ＣＤＲ誤ロックについて説明するための模式的な波形図である。実施形態に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。比較例に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。

実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。

本明細書において、第１の構成が第２の構成に「電気的に接続されている」とは、第１の構成が第２の構成に直接接続されている状態と、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されている状態と、を含む。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」とは、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されている状態を含む。

［実施形態］
［構成］
図１は、実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホスト２０から送信されたコマンドに応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、ユーザデータを記憶可能なシステムである。メモリシステム１０は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム１０とホスト２０とは、例えばシリアル通信によって通信を行う。メモリシステム１０とホスト２０とは、例えばＰＣＩｅ（PCI Express）（登録商標）規格に準拠して通信を行う。

メモリシステム１０は、複数のメモリダイＭＤと、コントローラダイＣＤと、を備える。メモリダイＭＤは、ユーザデータを記憶する。メモリダイＭＤは、例えば、ＮＡＮＤ型フラッシュメモリである。

コントローラダイＣＤは、複数のメモリダイＭＤ及びホスト２０に電気的に接続される。コントローラダイＣＤは、メモリダイＭＤを制御する。コントローラダイＣＤは、例えば、ＳｏＣ（System on a Chip）のような半導体集積回路として構成される。コントローラダイＣＤは、プロセッサ、ＲＡＭ等を備える。コントローラダイＣＤは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。コントローラダイＣＤの各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組み合わせ、のいずれかにより実現され得る。

図２は、コントローラダイＣＤの一部の構成を示す模式的なブロック図である。コントローラダイＣＤは、物理層制御回路（PHY）１００と、メディアアクセス制御回路（Medium Access Control : MAC）１２０と、を備える。物理層制御回路１００は、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）を介して、メディアアクセス制御回路１２０に接続されている。

物理層制御回路１００は、複数の受信端子Ｒｘｐ／Ｒｘｎと、イコライズ回路（ＲｘＥＱ）１０１と、ＣＤＲ（Clock Data Recovery）回路１０２と、ＳＩＰＯ（Serial Input Parallel Output）回路１０３と、アライナ（Aligner）回路１０４と、デコード（Dec）回路１０５と、Ｒｘ変化検出器１０６と、を備える。

受信端子Ｒｘｐ／Ｒｘｎには、ホスト２０（図１）から送信されたデータ信号が入力される。受信端子Ｒｘｐ／Ｒｘｎは、受信端子Ｒｘｐと、受信端子Ｒｘｎと、を含む。ＲｘｐとＲｘｎとには、相補信号が入力される。

イコライズ回路１０１は、例えば、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）と、判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）と、を含む。ＣＴＬＥは、例えば、ハイパスフィルタの機能を含む。ＣＴＬＥは、例えば、受信端子Ｒｘｐ／Ｒｘｎに入力されたデータ信号の符号間干渉（ＩＳＩ：Intersymbol Interference）ジッタを抑制して、ＤＦＥにデータ信号を出力する。ＤＦＥは、例えば、複数の遅延回路を含む。ＤＦＥは、例えば、ＣＴＬＥから出力されたデータ信号のＩＳＩジッタを抑制して、通信端子Ｒｘｐ”／Ｒｘｎ”を介してデータ信号をＣＤＲ回路１０２に出力する。

ＣＤＲ回路１０２は、イコライズ回路１０１から入力されたデータ信号から、デジタルデータ及びクロック信号を抽出する。また、ＣＤＲ回路１０２は、抽出したデジタルデータをデータ信号としてＳＩＰＯ回路１０３に出力する。また、ＣＤＲ回路１０２は、抽出したクロック信号をＳＩＰＯ回路１０３に出力する。

ＳＩＰＯ回路１０３は、ＣＤＲ回路１０２から出力されたデータ信号を、ＣＤＲ回路１０２から出力されたクロック信号に応じて、１０ｂｉｔの並列信号に変換して、アライナ回路１０４に出力する。

アライナ回路１０４は、例えば、シフトレジスタを含む。アライナ回路１０４は、ＳＩＰＯ回路１０３から出力された１０ｂｉｔの並列信号におけるシンボルの開始位置を検出し、シンボルを抽出する。また、アライナ回路１０４は、抽出されたシンボルを、１０ｂｉｔの並列信号としてデコード回路１０５に出力する。

デコード回路１０５は、アライナ回路１０４から出力された１０ｂｉｔのシンボルを８ｂｉｔのシンボルに復号する。また、デコード回路１０５は、復号されたシンボルを、８ｂｉｔの並列信号としてＰＩＰＥを介してメディアアクセス制御回路１２０に出力する。

Ｒｘ変化検出器１０６は、メディアアクセス制御回路１２０から後述するＲｘＥＱ値を受信し、ＲｘＥＱ値の変化を検出して、ＣＤＲ回路１０２にリセット信号を供給する。

メディアアクセス制御回路１２０は、ＯＳ（Ordered Set）検出器１２１と、ＣＤＲロック検出器１２２と、ＲｘＥＱ値制御器１２３と、を備える。

ＯＳ検出器１２１は、デコード回路１０５から出力された８ｂｉｔのシンボルを１６シンボル分受信し、この１６シンボルに含まれるＯＳの種類を判定する。ＯＳ検出器１２１は、判定したＯＳの種類を、ＣＤＲロック検出器１２２にシンボル情報として出力する。

ＣＤＲロック検出器１２２は、ＯＳ検出器１２１から出力されるシンボル情報によって示されるＯＳの種類が、所定のＯＳと一致した場合に、ＣＤＲがロックしたと判定する。ＣＤＲロック検出器１２２は、ＣＤＲがロックしたと判定すると、ＲｘＥＱ値制御器１２３に、ＣＤＲロック情報を出力する。尚、ＣＤＲロック検出器１２２は、アライナ回路１０４が有効データを出力している状態であるか否かを、ＣＤＲがロックしたか否かの判定にさらに用いてもよい。

ＲｘＥＱ値制御器１２３は、ＣＤＲロック検出器１２２から所定の時間内にＣＤＲロック情報を受信しなかった場合に、タイムアウトを検出する。所定の時間は、ＲｘＥＱ値制御器１２３内の図示しないタイマーによって計測される。ＲｘＥＱ値制御器１２３は、タイムアウトを検出すると、イコライズ回路１０１及びＲｘ変化検出器１０６にＲｘＥＱ値を出力する。ＲｘＥＱ値は、イコライズ回路１０１の制御パラメータを含む。

尚、ＲｘＥＱ値制御器１２３には、図示しないリンクトレーニング・アンド・ステータスステートマシン（ＬＴＳＳＭ）からステート情報が入力される。ＲｘＥＱ値制御器１２３は、ステート情報が示すＬＴＳＳＭの状態が所定の状態ではないときには、タイムアウトを検出しなくてもよい。

図３は、イコライズ回路１０１に含まれるＣＴＬＥの構成例を示す模式的な回路図である。

構成例において、電源ノードＮ０には、電圧Ｖ_ＣＣが供給される。また、電源ノードＮ１０、Ｎ２０には、接地電圧Ｖ_ＳＳが供給される。

構成例において、ＣＴＬＥは、電源ノードＮ０と電源ノードＮ１０との間に直列に接続された抵抗素子Ｒ１、ノードＮ１１、バイポーラトランジスタＴｒ１、ノードＮ１２、及び定電流源Ｉ１を備える。また、ＣＴＬＥは、電源ノードＮ０と電源ノードＮ２０との間に直列に接続された抵抗素子Ｒ２、ノードＮ２１、バイポーラトランジスタＴｒ２、ノードＮ２２、及び定電流源Ｉ２を備える。また、ＣＴＬＥは、ノードＮ１２とノードＮ２２との間に並列に接続された可変抵抗素子ＶＲ及び可変容量ＶＣを備える。

また、構成例において、ＣＴＬＥの入力端子は、受信端子Ｒｘｐ／Ｒｘｎに電気的に接続されている。受信端子Ｒｘｐは、バイポーラトランジスタＴｒ１のベース端子に接続されている。受信端子Ｒｘｎは、バイポーラトランジスタＴｒ２のベース端子に接続されている。

また、構成例において、ＣＴＬＥの出力端子は、通信端子Ｒｘｐ´／Ｒｘｎ´に電気的に接続されている。通信端子Ｒｘｐ´は、ノードＮ１１に接続されている。通信端子Ｒｘｎ´は、ノードＮ２１に接続されている。

尚、図２を参照して説明したＲｘＥＱ値は、例えば、定電流源Ｉ１、Ｉ２の電流値及び駆動電圧、可変抵抗素子ＶＲの抵抗値、及び可変容量ＶＣの静電容量値のうちの少なくとも一つを含む。

図４は、イコライズ回路１０１に含まれるＤＦＥの構成例を示す模式的な回路図である。

構成例において、ＤＦＥは、通信端子Ｒｘｐ´／Ｒｘｎ´及び通信端子Ｒｘｐ´´／Ｒｘｎ´´の間に電気的に接続されたサマー回路１３１及び判定回路１３２を備える。また、ＤＦＥは、遅延回路１３３と、遅延回路１３４と、タップ回路１３５と、タップ回路１３６と、を備える。判定回路１３２の出力信号は遅延回路１３３に入力される。遅延回路１３３の出力信号は遅延回路１３４及びタップ回路１３５に入力される。遅延回路１３４の出力信号はタップ回路１３６に入力される。

サマー回路１３１は、通信端子Ｒｘｐ´／Ｒｘｎ´から入力された信号、及びタップ回路１３５、１３６の出力信号を、加算して出力する。判定回路１３２は、サマー回路１３１の出力信号が“１”であるか“０”であるかを判定し、判定結果を示す信号を出力する。遅延回路１３３は、判定回路１３２の出力信号を遅延させて出力する。遅延回路１３４は、遅延回路１３３の出力信号を遅延させて出力する。タップ回路１３５は、遅延回路１３３の出力信号に係数を乗算して出力する。タップ回路１３６は、遅延回路１３４の出力信号に係数を乗算して出力する。

判定回路１３２の出力端子は、通信端子Ｒｘｐ´´／Ｒｘｎ´´に電気的に接続されている。

尚、図２を参照して説明したＲｘＥＱ値は、例えば、タップ回路１３５によって遅延回路１３３の出力信号に乗算される係数、及びタップ回路１３６によって遅延回路１３４の出力信号に乗算される係数の少なくとも一方を含んでも良い。

また、図４に例示した構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図４に例示したＤＦＥは、２つの遅延回路１３３、１３４と、２つのタップ回路１３５、１３６と、を備える。しかしながら、遅延回路及びタップ回路の数は、１つでも良いし、３つ以上でも良い。

図５は、ＣＤＲ回路１０２の構成例を示す模式的な回路図である。図６は、ＣＤＲ回路１０２の動作を例示する模式的な波形図である。

図５の例において、ＣＤＲ回路１０２の入力端子は、通信端子Ｒｘｐ´´／Ｒｘｎ´´に電気的に接続されている。通信端子Ｒｘｐ´´／Ｒｘｎ´´は、例えば、イコライズ回路１０１に含まれるＤＦＥの出力端子であっても良い。

図５の例において、ＣＤＲ回路１０２は、リカバリクロック生成回路１４１と、２つのデータサンプラ１４２と、２つのエッジサンプラ１４３と、位相比較回路１４４と、を備える。

リカバリクロック生成回路１４１は、例えば、ホスト２０（図１）から通信端子Ｒｘｐ／Ｒｘｎを介して入力されるデータ信号と同じ周波数の信号ＣＫＳ［３：０］を生成して、出力する。図６に例示する様に、信号ＣＫＳ［０］の位相は、信号ＣＫＳ［１］の位相よりも、１／４波長分早い。信号ＣＫＳ［１］の位相は、信号ＣＫＳ［２］の位相よりも、１／４波長分早い。信号ＣＫＳ［２］の位相は、信号ＣＫＳ［３］の位相よりも、１／４波長分早い。リカバリクロック生成回路１４１の出力端子は、ＳＩＰＯ回路１０３（図２）の入力端子に接続されている。信号ＣＫＳ［３：０］は、クロック信号としてＳＩＰＯ回路１０３に出力される。

データサンプラ１４２は、例えば図５に示す様に、Ｄフリップフロップであっても良い。データサンプラ１４２のＤ端子は、通信端子Ｒｘｐ´´又はＲｘｎ´´に接続されている。データサンプラ１４２のクロック端子には、信号ＣＫＳ［１］又は信号ＣＫＳ［３］が入力される。データサンプラ１４２のＱ端子は、データＤａｔａ［１：０］を出力する。図６に例示する様に、一方のデータサンプラ１４２は、信号ＣＫＳ［１］が立ち上がるタイミングｔ１０２において、データＤａｔａ［０］をラッチする。他方のデータサンプラ１４２は、信号ＣＫＳ［３］が立ち上がるタイミングｔ１０４において、データＤａｔａ［１］をラッチする。データサンプラ１４２の出力端子は、ＳＩＰＯ回路１０３（図２）の入力端子に接続されている。データＤａｔａ［１：０］は、データ信号としてＳＩＰＯ回路１０３に出力される。

エッジサンプラ１４３は、例えば図５に示す様に、Ｄフリップフロップであっても良い。エッジサンプラ１４３のＤ端子は、通信端子Ｒｘｐ´´又はＲｘｎ´´に接続されている。エッジサンプラ１４３のクロック端子には、信号ＣＫＳ［０］又は信号ＣＫＳ［２］が入力される。エッジサンプラ１４３のＱ端子は、エッジＥｄｇｅ［１：０］を出力する。図６に例示する様に、一方のエッジサンプラ１４３は、信号ＣＫＳ［０］が立ち上がるタイミングｔ１０１において、エッジＥｄｇｅ［０］をラッチする。他方のエッジサンプラ１４３は、信号ＣＫＳ［２］が立ち上がるタイミングｔ１０３において、エッジＥｄｇｅ［１］をラッチする。

位相比較回路１４４は、ホスト２０（図１）から通信端子Ｒｘｐ／Ｒｘｎを介して入力されるデータ信号の位相と、リカバリクロック生成回路１４１から出力される信号ＣＫＳ［３：０］の位相と、を比較して、リカバリクロック生成回路１４１から出力されるクロック信号の位相を調整する。

例えば、位相比較回路１４４は、Ｅｄｇｅ［０］、Ｄａｔａ［０］、Ｅｄｇｅ［１］の値が（０，０，１）であった場合には、信号ＣＫＳ［３：０］の位相が遅れていると判定して、信号ＣＫＳ［３：０］の位相を早める旨の信号を、リカバリクロック生成回路１４１に出力する。

また、例えば、位相比較回路１４４は、Ｅｄｇｅ［０］、Ｄａｔａ［０］、Ｅｄｇｅ［１］の値が（０，１，１）であった場合には、信号ＣＫＳ［３：０］の位相が進んでいると判定して、信号ＣＫＳ［３：０］の位相を遅らせる旨の信号を、リカバリクロック生成回路１４１に出力する。

また、例えば、位相比較回路１４４は、Ｅｄｇｅ［０］、Ｄａｔａ［０］、Ｅｄｇｅ［１］の値が（１，０，０）であった場合には、信号ＣＫＳ［３：０］の位相が進んでいると判定して、信号ＣＫＳ［３：０］の位相を遅らせる旨の信号を、リカバリクロック生成回路１４１に出力する。

また、例えば、位相比較回路１４４は、Ｅｄｇｅ［０］、Ｄａｔａ［０］、Ｅｄｇｅ［１］の値が（１，１，０）であった場合には、信号ＣＫＳ［３：０］の位相が遅れていると判定して、信号ＣＫＳ［３：０］の位相を早める旨の信号を、リカバリクロック生成回路１４１に出力する。

［動作］
次に、図７を参照して、本実施形態に係る半導体記憶装置の動作について説明する。図７は、本実施形態に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。

図７は、ホスト２０（図１）とメモリシステム１０（図１）との間の通信速度（Link Speed）が、通信速度ＧｅｎＡから通信速度ＧｅｎＢに切り替わる場面を示す。通信速度ＧｅｎＡは、例えばＰＣＩｅの第４世代規格で定められる通信速度（16 Gbps）である。通信速度ＧｅｎＢは、例えばＰＣＩｅの第２世代規格で定められる通信速度（5.0 Gbps）である。

メディアアクセス制御回路１２０（図２）は、通信速度の切り替えに際して、通信速度変更処理を実行する。通信速度変更処理が終了すると、メディアアクセス制御回路１２０は、ＯＳ受信待ち処理を開始する。

また、通信速度変更処理が終了すると、物理層制御回路１００（図２）は、ＣＤＲＬｏｃｋ処理を開始する。ＣＤＲＬｏｃｋ処理では、図５を参照して説明したＣＤＲ回路１０２において、ホスト２０（図１）から受信端子Ｒｘｐ／Ｒｘｎを介して入力されるデータ信号と、信号ＣＫＳ［３：０］と、の間の位相差が調整される。

ＣＤＲＬｏｃｋ処理は所定の時間行われる。ＣＤＲＬｏｃｋ処理が終了すると、物理層制御回路１００（図２）は、ＳｙｍｂｏｌＬｏｃｋ処理を開始する。ＳｙｍｂｏｌＬｏｃｋ処理においては、図２を参照して説明したアライナ回路１０４によって、ＳＩＰＯ回路１０３から出力された１０ｂｉｔの並列信号におけるシンボルの開始位置が検出される。

ＳｙｍｂｏｌＬｏｃｋ処理が終了すると、メディアアクセス制御回路１２０（図２）は、ＯＳを受信する。所定のＯＳが検出されると、ＯＳ受信待ち処理が終了する。

ＯＳ受信待ち処理が終了すると、メディアアクセス制御回路１２０は、ホスト２０（図１）との通信に必要なその他の処理を実行する。その後、メディアアクセス制御回路１２０はアクティブ状態（Ｌ０状態）となり、ホスト２０（図１）との通信が実行される。

［ＣＤＲ誤ロック］
次に、図８を参照して、ＣＤＲ誤ロックについて説明する。図８は、ＣＤＲ誤ロックについて説明するための模式的な波形図である。

図２等を参照して説明した様に、イコライズ回路１０１は、ＣＴＬＥを含む。ここで、ＣＴＬＥの制御パラメータが不適切である場合、例えば図８に例示する様に、イコライズ回路１０１の出力信号（通信端子Ｒｘｐ´´／Ｒｘｎ´´の信号）において、データが反転するタイミングが、２通りに分かれてしまう場合がある。例えば、図８の例では、データの反転が、タイミングｔ１０１及びタイミングｔ１０１´において生じている。また、図８の例では、データの反転が、タイミングｔ１０３及びタイミングｔ１０３´において生じている。以下、この様な現象を、エッジのスプリットと呼ぶ。

エッジのスプリットが生じると、信号ＣＫＳ［３：０］の位相が、タイミングｔ１０１、ｔ１０３を基準として調整される場合がある。例えば、図５及び図６を参照して説明した様に、データＤａｔａ［０］がラッチされるタイミングｔ１０２は、エッジＥｄｇｅ［０］がラッチされるタイミングｔ１０１よりも１／４波長分遅く、エッジＥｄｇｅ［１］がラッチされるタイミングｔ１０３よりも１／４波長分早いタイミングに調整される。また、データＤａｔａ［１］がラッチされるタイミングｔ１０４は、エッジＥｄｇｅ［１］がラッチされるタイミングｔ１０３よりも１／４波長分遅く、エッジＥｄｇｅ［０］がラッチされるタイミングｔ１０１よりも１／４波長分早いタイミングに調整される。

この様な場合、例えば、タイミングｔ１０１において反転する信号のデータ、及び、タイミングｔ１０３において反転する信号のデータは、好適に取得される。しかしながら、タイミングｔ１０１´において反転する信号のデータ、及び、タイミングｔ１０３´において反転する信号のデータは、タイミングｔ１０１´、ｔ１０３´を基準に調整されたタイミングｔ１０２´、ｔ１０４´において取得されることが望ましい。尚、タイミングｔ１０２´は、タイミングｔ１０１´よりも１／４波長分遅く、タイミングｔ１０３´よりも１／４波長分早いタイミングである。また、タイミングｔ１０４´は、タイミングｔ１０３´よりも１／４波長分遅く、タイミングｔ１０１´よりも１／４波長分早いタイミングである。

例えば、上記タイミングｔ１０１とタイミングｔ１０１´とが大きくずれてしまった場合、及び、上記タイミングｔ１０３とタイミングｔ１０３´とが大きくずれてしまった場合、タイミングｔ１０１´、１０３´において反転する信号の“Ｈ”と“Ｌ”とを判別できないタイミングでデータのサンプリングが行われてしまう場合がある。これにより、タイミングｔ１０１´、１０３´において反転する信号のデータを、好適に取得出来ない場合がある。以下、この様な現象を、ＣＤＲ誤ロックと呼ぶ。

ここで、例えば、図７を参照して説明したＣＤＲＬｏｃｋ処理においてＣＤＲ誤ロックが発生した場合、ＳｙｍｂｏｌＬｏｃｋ処理において、ＳＩＰＯ回路１０３（図２）から出力された１０ｂｉｔの並列信号におけるシンボルの開始位置を好適に検出することが出来ず、ＳｙｍｂｏｌＬｏｃｋ処理が終了しない場合がある。また、仮にＳｙｍｂｏｌＬｏｃｋ処理が終了した場合であっても、ＣＤＲロック検出器１２２において、所定のＯＳが検出されない場合がある。この様な場合、ＯＳ受信待ち処理が終了しない。ここで、ＯＳ受信待ち処理が終了しない状態で一定の時間が経過した場合、通信エラーとなってしまう場合がある。

［実施形態に係る半導体記憶装置のＣＤＲ誤ロック発生時の処理］
次に、図９を参照して、実施形態に係る半導体記憶装置における、ＣＤＲ誤ロック発生時の処理について説明する。図９は、本実施形態に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。

図９において例示される処理は、図７において例示される処理とほぼ同様である。ただし、図７の例では、ＣＤＲＬｏｃｋ処理においてＣＤＲ誤ロックが発生していなかった。一方、図９の例では、ＣＤＲＬｏｃｋ処理においてＣＤＲ誤ロックが発生していると想定する。

図９の例においても、図７の例と同様に、ＣＤＲＬｏｃｋ処理が終了すると、物理層制御回路１００（図２）は、ＳｙｍｂｏｌＬｏｃｋ処理を開始する。ただし、図９の例では、ＣＤＲＬｏｃｋ処理においてＣＤＲ誤ロックが発生している。その結果、ＳｙｍｂｏｌＬｏｃｋ処理において、ＳＩＰＯ回路１０３（図２）から出力された１０ｂｉｔの並列信号におけるシンボルの開始位置を好適に検出することが出来ず、一定の時間が経過する。

ＯＳ受信待ち処理が終了しない状態で一定の時間が経過した場合、メディアアクセス制御回路１２０は、ＣＤＲ回路１０２の状態をリセットする。一定の時間は、例えば、ＣＤＲＬｏｃｋ処理を開始してからの経過時間である。ＣＤＲ回路１０２の状態をリセットする際、例えば、図２等を参照して説明したＲｘＥＱ値制御器１２３から、新たなＲｘＥＱ値が出力される。これに伴い、イコライズ回路１０１のＣＴＬＥまたはＤＦＥの制御パラメータが変更される。

また、Ｒｘ変化検出器１０６によってＲｘＥＱ値の変化が検出され、ＣＤＲ回路１０２の状態がリセットされる。より具体的には、リカバリクロック生成回路１４１と、データサンプラ１４２と、エッジサンプラ１４３と、位相比較回路１４４と、の少なくとも一つの状態がリセットされる。

ＣＤＲ回路１０２の状態がリセットされると、メディアアクセス制御回路１２０は、再びＯＳ受信待ち処理を開始する。また、ＣＤＲ回路１０２の状態がリセットされると、物理層制御回路１００（図２）は、ＣＤＲＬｏｃｋ処理を開始する。これ以降の処理は、図７を参照して説明した処理と同様に実行される。

［比較例に係る半導体記憶装置のＣＤＲ誤ロック発生時の処理］
次に、図１０を参照して、比較例に係る半導体記憶装置の、ＣＤＲ誤ロック発生時の処理について説明する。図１０は、比較例に係る半導体記憶装置の動作について説明するための模式的なタイミング図である。

比較例に係る半導体記憶装置においては、ＯＳ受信待ち処理が終了しない状態で一定の時間が経過した場合、通信エラーとなる。この場合、比較例に係る半導体記憶装置においては、通信速度を通信速度ＧｅｎＢから通信速度ＧｅｎＡに切り替える。例えば図１０の例では、ＯＳ受信待ち処理が終了しない状態で一定の時間が経過した場合に、通信速度変更処理及びＯＳ受信待ち処理が実行されている。

［実施形態に係る半導体記憶装置の効果］
比較例に係る半導体記憶装置においてＣＤＲ誤ロックが発生した場合、図１０に示す様に、まず、通信速度ＧｅｎＢから通信速度ＧｅｎＡへの切り替えのための処理（通信速度変更処理、ＯＳ受信待ち処理等）を実行する必要がある。その後、再度、通信速度ＧｅｎＢによるデータ通信を試みる場合は、通信速度ＧｅｎＡから通信速度ＧｅｎＢへの切り替えのための処理（通信速度変更処理、ＣＤＲＬｏｃｋ処理、ＳｙｍｂｏｌＬｏｃｋ処理等）を実行する必要がある。更に、ＣＤＲＬｏｃｋ処理において、再度ＣＤＲ誤ロックが発生する恐れがある。

一方、実施形態に係る半導体記憶装置によれば、通信速度変更処理等の実行を省略してＣＤＲＬｏｃｋ処理を再度実行することが可能である。また、イコライズ回路１０１のＣＴＬＥまたはＤＦＥの制御パラメータを変更することにより、ＣＤＲ誤ロックの発生を抑制可能である。

［図９を参照して説明した動作の実行方法］
上述の通り、実施形態に係る半導体記憶装置においては、ＣＤＲ回路１０２の状態をリセットする際、ＲｘＥＱ値制御器１２３（図２）は、ＲｘＥＱ値を出力して、ＣＴＬＥまたはＤＦＥの制御パラメータを変更する。

ここで、ＲｘＥＱ値制御器１２３は、複数通りのＲｘＥＱ値を保持する複数のレジスタを備えていても良い。また、ＣＤＲ回路１０２の状態をリセットする際、これら複数のレジスタに記録された複数通りのＲｘＥＱ値のうちの一つを出力しても良い。

また、ＲｘＥＱ値制御器１２３は、通信速度ＧｅｎＡにおいて採用されているＲｘＥＱ値に基づいて、通信速度ＧｅｎＢにおける適切なＲｘＥＱ値を算出し、この算出されたＲｘＥＱ値を出力しても良い。

また、図９を参照して説明した様な動作は、通信速度ＧｅｎＢへの切り替えに際して、毎回実行しても良いし、特定のタイミングのみにおいて実行しても良い。例えば、図９を参照して説明した様な動作は、ホスト２０（図１）との通信を開始してから、初めて通信速度ＧｅｎＢへの切り替えを実行するタイミングのみにおいて実行しても良い。この場合、この動作によって、適切なＲｘＥＱ値を取得することが可能である。従って、これ以降のタイミングにおいて通信速度ＧｅｎＢへの切り替えを実行する場合には、このＲｘＥＱ値を使用して、イコライズ回路１０１を制御しても良い。

また、図９の例では、ＣＤＲ回路１０２の状態を１回のみリセットし、且つ、ＲｘＥＱ値を１回のみ変更する場合を示した。しかしながら、ＣＤＲ回路１０２の状態のリセット、及び、ＲｘＥＱ値の変更は、２回以上実行しても良い。

［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。

例えば、図２～図５に例示した様な構成は、適宜変更可能である。例えば、図２の例では、Ｒｘ変化検出器１０６が、物理層制御回路１００に設けられていた。しかしながら、Ｒｘ変化検出器１０６は、メディアアクセス制御回路１２０に設けられていても良い。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…物理層制御回路、Ｒｘｐ／Ｒｘｎ…複数の受信端子、１０１…イコライズ回路、１０２…ＣＤＲ回路、１０３…ＳＩＰＯ回路、１０４…アライナ回路、１０５…デコード回路、１０６…Ｒｘ変化検出器、１２０…メディアアクセス制御回路、１２１…ＯＳ検出器、１２２…ＣＤＲロック検出器、１２３…ＲｘＥＱ値制御器。

Claims

不揮発性半導体メモリと、
前記不揮発性半導体メモリに電気的に接続され、イコライズ回路とクロックデータ出力回路とを少なくとも含むコントローラと、
を備え、
前記イコライズ回路は、ホストからシリアル通信によって第１データ信号を受信し、前記第１データ信号の符号間干渉ジッタを抑制して第２データ信号を生成し、前記第２データ信号を出力し、
前記クロックデータ出力回路は、前記第２データ信号から第３データ信号及びクロック信号を抽出して出力し、
前記コントローラは、
前記ホストとの通信速度が第１通信速度から第２通信速度に切り替わったことに応じて、前記第２通信速度で前記ホストから受信された前記第１データ信号に基づく前記第３データ信号に含まれる所定のデータを検出する検出処理を実行し、
前記検出処理において前記所定のデータが所定時間内に検出されない場合に、前記クロックデータ出力回路の状態をリセットする
半導体記憶装置。
前記コントローラは、前記検出処理において前記所定のデータが所定時間内に検出されない場合に、前記イコライズ回路の制御パラメータを変更する
請求項１記載の半導体記憶装置。
前記イコライズ回路は、可変抵抗器、可変容量及び定電流源を有し、
前記制御パラメータは、前記可変抵抗器の抵抗値、前記可変容量の容量値、及び、前記定電流源の電流値又は駆動電圧の、少なくとも一つを含む
請求項２記載の半導体記憶装置。
前記コントローラは、前記検出処理において前記所定のデータが前記所定時間内に検出されない場合に変更される前記イコライズ回路の前記制御パラメータを、前記第１通信速度において用いられていた前記イコライズ回路の制御パラメータに基づいて決定する
請求項２記載の半導体記憶装置。
前記コントローラは、前記イコライズ回路と前記クロックデータ出力回路とを有する物理層制御回路と、ロック検出器を有するメディアアクセス制御回路と、をさらに含み、
前記クロックデータ出力回路の状態は、前記ロック検出器の信号出力に応じてリセットされる
請求項１～４のいずれか１項記載の半導体記憶装置。
前記メディアアクセス制御回路は、前記ロック検出器の信号出力に応じて前記イコライズ回路の制御パラメータを出力するパラメータ制御器をさらに有し、
前記物理層制御回路及び前記メディアアクセス制御回路の少なくとも一方は、前記制御パラメータの変化を検出するパラメータ変化検出回路をさらに有し、
前記パラメータ変化検出回路は、前記制御パラメータが変化したことに応じて、前記クロックデータ出力回路にリセット信号を出力する
請求項５記載の半導体記憶装置。