KR20240079078A - 전자 장치, 그 동작 방법 및 전자 시스템 - Google Patents

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KR20240079078A
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최영호
임동혁
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삼성전자주식회사
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Abstract

전자 장치, 그 동작 방법 및 전자 시스템이 개시된다. 본 개시의 일 측면에 따른 전자 장치는, 클럭 신호의 엣지에 응답하여 입력 신호를 샘플하는 제1 샘플러, 제1 샘플러의 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하는 제1 비교기, 및 제1 비교기의 제1 논리 결정 신호의 연속된 샘플들간 XOR 연산을 수행하는 아날로그 뱅뱅 위상 검출기; 및 아날로그 뱅뱅 위상 검출기의 제1 검출 신호에 따라 클럭 신호의 주파수를 변경하는 디지털 제어 발진기를 포함한다.

Description

전자 장치, 그 동작 방법 및 전자 시스템{ELECTRONIC APPARATUS, OPERATING METHOD THEREOF AND ELECTRONIC SYSTEM}
본 개시의 기술적 사상은 전자 장치에 관한 것으로서, 자세하게는 아날로그 입력 신호에 기초하여 디지털 클럭 신호를 복구하는 전자 장치 및 이의 동작 방법에 관한 것이다.
수신 장치는 송신 장치로부터 클럭 신호를 직접 수신하는 대신, 수신된 데이터 신호로부터 클럭 신호를 복구할 수 있는 CDR(Clock and Data Recovery) 회로를 채용할 수 있다. CDR 회로는 송신 장치와 수신 장치간 통신 채널의 복잡도를 감소시키고 통신 속도를 향상시키는 데 기여할 수 있다.
클럭 신호는 전자 장치의 동작과 관련될 수 있고, 따라서 CDR 회로에 의해 클럭 신호를 정확하게 복구하는 것이 중요할 수 있다. 그러나, 통신 속도의 증가, 회로 크기의 감소 등과 같은 다양한 요인으로 인하여, 클럭 신호를 정확하게 복구하는 것이 어려워지고 있다. 게다가, 통신 속도를 더 증가시키고 많은 양의 데이터를 빠르게 교환하기 위해 복수의 통신 선로 및 복수의 클럭 신호를 채용하는 회로 디자인이 다루어짐에 따라, 클럭 신호들을 정확하게 다루는 것이 점점 더 어려워지고 있다.
클럭 신호를 복구하는 과정에서 이퀄라이저 등을 사용할 경우 클럭 신호를 복구하기 위한 레이턴시(latency)가 커질 수 있다. 레이턴시는 수신 장치가 수신한 데이터 신호로부터 클럭 신호를 복구하는 데 걸리는 시간을 의미할 수 있다. 레이턴시가 높을 경우, 안정성(stability) 문제로 전자 장치의 대역폭(bandwidth)을 증가시키기 어려울 수 있다. 따라서 높은 대역폭을 갖는 전자 장치 개발을 위해 클럭 신호를 복구하는 데 사용되는 레이턴시를 줄이는 방법이 연구되고 있다.
본 개시의 기술적 사상은 전자 장치에 관한 것으로서, 구체적으로 아날로그 입력 신호로부터 클럭 신호를 복구하는 과정에서 레이턴시를 낮춰 대역폭을 늘일 수 있는 전자 장치를 제공한다.
본 개시의 일 측면에 따른 전자 장치는, 클럭 신호의 엣지에 응답하여 입력 신호를 샘플함으로써, 제1 샘플링 신호를 생성하는 제1 샘플러; 상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하는 제1 비교기; 및 상기 제1 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호를 생성하는 아날로그 뱅뱅 위상 검출기; 및 상기 제1 검출 신호에 따라 상기 클럭 신호의 주파수를 변경하는 디지털 제어 발진기를 포함할 수 있다.
본 개시의 일 측면에 따라 아날로그 뱅뱅 위상 검출기를 포함하는 전자 장치의 동작 방법은, 클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성하는 단계; 상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하는 단계; 상기 아날로그 뱅뱅 위상 검출기를 이용해 상기 제1 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호를 생성하는 단계; 및 상기 제1 검출 신호에 따라 상기 클럭 신호의 주파수를 변경하는 단계를 포함할 수 있다.
본 개시의 일 측면에 따른 전자 시스템은, 외부 시스템으로부터 입력 신호를 수신하도록 구성된 통신 블록; 전자 시스템의 산술 또는 논리 연산을 처리하는 메인 프로세서를 포함할 수 있고, 상기 통신 블록은, 클럭 신호의 엣지에 응답하여, 상기 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성할 수 있고, 상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성할 수 있고, 상기 제1 논리 결정 신호에 기초하여 제1 검출 신호를 생성할 수 있고, 상기 제1 검출 신호에 따라 주파수가 조절된 상기 클럭 신호를 생성할 수 있다.
본 개시의 예시적 실시 예에 따른 전자 장치는 이퀄라이저 등의 소자를 사용하지 않고 클럭 신호를 복구하여 낮은 레이턴시로 클럭 신호를 복구할 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 전자 장치는 클럭 신호 복구를 복구하기 위한 레이턴시를 줄임으로써 대역폭을 증가시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 전자 장치간 통신 환경을 설명하기 위한 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다.
도 4는 본 개시의 다른 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 5는 본 개시의 다른 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다.
도 6은 본 개시의 또 다른 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 데이터 클럭과 엣지 클럭을 설명하기 위한 타이밍도이다.
도 8은 본 개시의 예시적 실시 예에 따른 비교기의 동작을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 개시의 예시적 실시 예들에 따른 아날로그 뱅뱅 위상 검출기의 동작을 설명하기 위한 도면이다.
도 10은 본 개시의 예시적 실시 예에 따른 제1 검출 신호를 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시 예에 따른 디지털 제어 발진기를 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 지터 주파수와 지터 진폭을 나타내는 도면이다.
도 13은 본 개시의 예시적 실시 예에 따른 디지털 신호를 설명하기 위한 도면이다.
도 14는 본 개시의 예시적 실시 예에 따른 전자 시스템을 설명하기 위한 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 전자 장치간 통신 환경을 설명하기 위한 도면이다.
전자 장치간 통신 환경(100)은 제1 전자 장치(110), 제2 전자 장치(120), 및 통신 채널(130)을 포함할 수 있다.
도 1에 도시된 제1 전자 장치(110) 및 제2 전자 장치(120)는 다양한 종류의 전자 장치들일 수 있다. 예를 들어, 제1 전자 장치(110) 및 제2 전자 장치(120) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블 장치, 전기 자동차, 워크스테이션, 서버 시스템들 중 하나일 수 있다. 다만, 본 개시의 기술적 사상은 이에 한정되지 않으며, 제1 전자 장치(110) 및 제2 전자 장치(120)는 서로 통신할 수 있는 임의의 전자 장치들로 구성될 수 있다. 본 개시에서 제1 전자 장치(110)는 송신 장치로, 제2 전자 장치(120)는 수신 장치로 지칭될 수 있다.
제1 전자 장치(110)는 통신 채널(130)을 통해 제2 전자 장치(120)와 통신할 수 있다. 이를 위해, 제1 전자 장치(110)는 송신기(111)를 포함할 수 있다. 데이터 신호(DATA)는 제1 전자 장치(110) 내부에서 생성되어 제2 전자 장치(120)로 송신될 송신 데이터(TxDATA)를 포함할 수 있다. 예를 들어, 송신기(111)는 송신 클럭 신호(TxCLK)에 응답하여 데이터 신호(DATA)를 출력할 수 있다. 송신기(111)로부터 출력되는 데이터 신호(DATA)는 통신 채널(130)을 통해 제2 전자 장치(120)로 제공될 수 있다.
송신기(111)는 송신 데이터(TxDATA)에 대응하는 신호를 적절히 출력하기 위해 다양한 하드웨어 회로(예를 들어, 증폭 회로, 변조 회로, 인코더 회로 등)를 포함할 수 있다.
송신기(111)는 통신 채널(130)의 유형에 의존하여 다양한 인터페이스 규약 중 하나 이상에 따라 구성될 수 있다. 예를 들어, 송신기(111)는 PCIe(Peripheral Component Interconnect Express), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Indentification), Bluetooth, LTE(Long Term Evolution), NR(New Radio) 등과 같은 다양한 무선 통신 규약 중 적어도 하나를 지원할 수 있다.
통신 채널(130)은 제1 전자 장치(110) 및 제2 전자 장치(120) 사이의 유선 통신을 위한 유선 채널(예를 들어, 도선, 케이블 등) 및/또는 무선 채널(예를 들어, 공기, 물 등)을 포함할 수 있다.
제2 전자 장치(120)는 아날로그 프론트 엔드(121), 아날로그-디지털 변환기(122), 디지털 신호 처리기(123), 디지털 제어 발진기(124), 아날로그 뱅뱅 위상 검출기(125)를 포함할 수 있다.
아날로그 프론트 엔드(121)는 증폭기 회로 등을 포함할 수 있다. 아날로그 프론트 엔드(121)는 통신 채널(130)을 통해 수신한 데이터 신호를 증폭하여 아날로그-디지털 변환기(122)로 제공되는 입력 신호(INPUT)를 생성할 수 있다.
아날로그-디지털 변환기(122)는 아날로그 입력 신호(INPUT)를 샘플링하여 샘플링 신호를 생성할 수 있다. 아날로그-디지털 변환기(122)는 샘플링 신호의 전압 레벨을 레퍼런스 전압 레벨과 비교하여 논리 결정 신호(LDS)를 생성할 수 있다. 예를 들어, 레퍼런스 전압 레벨이 0[V]이고 샘플링 신호의 전압 레벨이 +1[V]인 경우, 아날로그-디지털 변환기(122)는 샘플링 신호의 전압 레벨이 레퍼런스 전압 레벨보다 높으므로 하이 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 반면, 레퍼런스 전압 레벨이 0[V]이고 샘플링 신호의 전압 레벨이 -1[V]인 경우, 아날로그-디지털 변환기(122)는 샘플링 신호의 전압 레벨이 레퍼런스 전압 레벨보다 낮으므로 로우 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 또한, 아날로그-디지털 변환기(122)는 샘플링 신호를 다시 샘플링하여 디지털 신호(DIGITAL)를 생성할 수 있다.
아날로그 뱅뱅 위상 검출기(125)는 논리 결정 신호(LDS)의 연속된 샘플들간 XOR 연산을 수행하여 검출 신호(DS)를 생성할 수 있다. 아날로그 뱅뱅 위상 검출기(125)의 동작은 도 9a 및 도 9b를 참조하여 상세히 설명된다.
디지털 신호 처리기(123)는 아날로그 뱅뱅 위상 검출기(125)로부터 수신한 검출 신호(DS)를 로우패스 필터링하여 필터링 검출 신호(FDS)를 생성할 수 있다. 디지털 신호 처리기(123)는 또한, 아날로그-디지털 변환기(122)로부터 수신한 디지털 신호(DIGITAL) 또는 디지털 제어 발진기(124)로부터 수신한 클럭 신호(CLK)를 포함하는 출력 신호(OUT)를 생성할 수 있다.
디지털 제어 발진기(124)는 아날로그 뱅뱅 위상 검출기(125)로부터 수신한 검출 신호(DS) 또는 디지털 신호 처리기(123)로부터 수신한 필터링 검출 신호(FDS)에 따라 주파수가 변경된 클럭 신호(CLK)를 생성할 수 있다.
전술한 바에 의하면, 제2 전자 장치(120)는 제1 전자 장치(110)로부터 수신한 데이터 신호(DATA)에 기초하여 송신 클럭 신호(TxCLK)에 대응되는 클럭 신호(CLK)를 복구할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 2에서 도 1과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 전자 장치(200)는 아날로그-디지털 변환기(210), 아날로그 뱅뱅 위상 검출기(220), 디지털 제어 발진기(230)를 포함할 수 있다.
아날로그-디지털 변환기(210)는 샘플러(211), 비교기(212)를 포함할 수 있다.
샘플러(211)는 클럭 신호(CLK)의 엣지에 응답하여 입력 신호(INPUT)를 샘플링함으로써 샘플링 신호(SAMP)를 생성할 수 있다. 입력 신호(INPUT)는 예시적으로 아날로그 프론트 엔드(예를 들어, 도 1의 121)를 통해 샘플러(211)로 제공될 수 있다. 샘플러(211)는 입력 신호(INPUT)를 샘플링한 후 일정 클럭 동안 같은 전압 레벨의 신호를 출력하는 트랙 앤 홀드 회로(Track and Hold Circuit)일 수 있다.
비교기(212)는 샘플링 신호(SAMP)의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 논리 결정 신호(LDS)를 생성할 수 있다. 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨과 비교함으로써 하이 레벨 또는 로우 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 예를 들어, 레퍼런스 전압 레벨이 0[V]이고 샘플링 신호(SAMP)의 전압 레벨이 +1[V]인 경우, 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨보다 높으므로, 비교기(212)는 하이 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 반면, 레퍼런스 전압 레벨이 0[V]이고 샘플링 신호(SAMP)의 전압 레벨이 -1[V]인 경우, 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨보다 낮으므로, 비교기(212)는 로우 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 다만 이는 예시적인 것일 뿐, 레퍼런스 전압 레벨은 달리 설정될 수 있다. 또한 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨보다 높은 경우, 비교기(212)는 로우 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수도 있다. 마찬가지로, 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨보다 낮은 경우, 비교기(212)는 하이 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수도 있다.
아날로그 뱅뱅 위상 검출기(220)는 전술한 바와 같이 논리 결정 신호(LDS)의 연속된 샘플들간 XOR 연산을 수행하여 검출 신호(DS)를 생성할 수 있다. 검출 신호(DS)는 클럭 신호(CLK)가 입력 신호(INPUT)에 비해 빠르거나 느린지 여부를 나타낼 수 있다.
디지털 제어 발진기(230)는 검출 신호(DS)에 따라 주파수가 변경된 클럭 신호(CLK)를 생성할 수 있다. 예를 들어, 검출 신호(DS)가 느린 클럭 신호(CLK)에 대응되는 경우, 디지털 제어 발진기(230)는 검출 신호(DS)에 따라 주파수를 높인 클럭 신호(CLK)를 생성할 수 있다. 반면, 검출 신호(DS)가 빠른 클럭 신호(CLK)에 대응되는 경우, 디지털 제어 발진기(230)는 검출 신호(DS)에 따라 주파수를 낮춘 클럭 신호(CLK)를 생성할 수 있다.
전술한 바에 의하면 전자 장치(200)는 디지털 제어 발진기(230)가 출력하는 주파수를 조절함으로써 입력 신호(INPUT)에 기초하여 클럭 신호(CLK)를 복구할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다.
단계 S110에서 전자 장치는 클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성할 수 있다. 예를 들어, 전자 장치는 클럭 신호의 상승 엣지(rising edge)에 응답하여 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성할 수 있다. 구체적으로, 클럭 신호가 t1 시점에서 상승 엣지를 가지고 입력 신호가 t1 시점에서 제1 전압 레벨을 가지는 경우, 전자 장치는 제1 전압 레벨을 갖는 제1 샘플링 신호를 생성할 수 있다.
단계 S120에서 전자 장치는 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성할 수 있다. 전자 장치는 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨과 비교함으로써 하이 레벨 또는 로우 레벨에 대응되는 제1 논리 결정 신호를 생성할 수 있다. 예를 들어, 제1 샘플링 신호의 전압 레벨이 레퍼런스 전압 레벨보다 높은 경우, 전자 장치는 하이 논리 레벨에 대응되는 제1 논리 결정 신호를 생성할 수 있다. 반면, 제1 샘플링 신호의 전압 레벨이 레퍼런스 전압 레벨보다 낮은 경우, 전자 장치는 로우 논리 레벨에 대응되는 제1 논리 결정 신호를 생성할 수 있다.
단계 S130에서 전자 장치는 아날로그 뱅뱅 위상 검출기를 이용해 제1 논리 결정 신호의 연속된 샘플들간 XOR 연산을 수행하여 제1 검출 신호를 생성할 수 있다. 제1 검출 신호는 클럭 신호가 빠르거나 느린지 여부를 나타낼 수 있다.
단계 S140에서 전자 장치는 제1 검출 신호에 따라 클럭 신호의 주파수를 변경할 수 있다. 예를 들어, 제1 검출 신호가 느린 클럭 신호에 대응되는 경우, 전자 장치는 제1 검출 신호에 따라 주파수를 높인 클럭 신호를 생성할 수 있다. 반면, 제1 검출 신호가 빠른 클럭 신호에 대응되는 경우, 전자 장치는 제1 검출 신호에 따라 주파수를 낮춘 클럭 신호를 생성할 수 있다.
일부 실시예에서, 전자 장치의 동작 방법은, 클럭 신호와 반대인 위상을 갖는 인버티드 클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제2 샘플링 신호를 생성하는 단계; 제2 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제2 논리 결정 신호를 생성하는 단계; 및 선택 신호에 응답하여 제1 논리 결정 신호 및 제2 논리 결정 신호 중 어느 하나를 아날로그 뱅뱅 위상 검출기로 제공하는 단계를 더 포함할 수 있다.
다른 실시예에서 전자 장치의 동작 방법은, 클럭 신호의 위상을 조절하여 다중 위상 클럭 신호(multi phase clock signal)를 생성하는 단계; 및 클럭 신호 및 다중 위상 클럭 신호 중 어느 하나의 주파수를 분주하여 분주 클럭 신호를 생성하는 단계를 더 포함할 수 있다.
또 다른 실시예에서 장치의 동작 방법은, 제1 샘플링 신호를 샘플링하여 딜레이 샘플링 신호를 생성하는 단계; 딜레이 샘플링 신호를 디지털 신호로 변환하는 단계; 및 디지털 신호에 대한 신호 처리를 하여 출력 신호를 생성하는 단계를 더 포함할 수 있다.
도 4는 본 개시의 다른 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 4에서 도 1 또는 도 2와 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 전자 장치(400)는 아날로그-디지털 변환기(410), 디지털 신호 처리기(420), 아날로그 뱅뱅 위상 검출기(430), 리타이머(440), 디지털 제어 발진기(450)를 포함할 수 있다.
도 4의 전자 장치(400)는 도 2의 전자 장치(200)와 비교하여 디지털 신호 처리기(420) 및 리타이머(440)를 더 포함할 수 있다.
아날로그-디지털 변환기(410)는 제1 샘플러(411), 신호 변환기(412), 및 비교기(413)를 포함할 수 있다.
제1 샘플러(411)는 클럭 신호(CLK)의 엣지에 응답하여 입력 신호(INPUT)를 샘플링함으로써 샘플링 신호(SAMP)를 생성할 수 있다.
신호 변환기(412)의 개수는 하나 이상(예를 들어, M개, 단, M은 1 이상의 자연수)일 수 있다. 각각의 신호 변환기(412)는 제2 샘플러(412_1a), 서브 아날로그-디지털 변환기(412_2a)를 포함할 수 있다. 제2 샘플러(412_1a)는 서브 아날로그-디지털 변환기(412_2a)가 동작 할 수 있는 속도로 샘플링 신호(SAMP)를 딜레이하여 딜레이된 샘플링 신호(SAMP)를 생성할 수 있다. 서브 아날로그-디지털 변환기(412_2a)는 딜레이된 샘플링 신호(SAMP)를 디지털 신호(DIGITAL)로 변환할 수 있다. 샘플링 신호(SAMP)에 대응되는 클럭의 속도와 서브 아날로그-디지털 변환기(412_2a)가 동작 할 수 있는 속도는 상이할 수 있다. 예를 들어, M이 4이고 샘플링 신호(SAMP)에 대응되는 클럭의 속도가 서브 아날로그-디지털 변환기(412_2a)가 동작 할 수 있는 속도의 4배일 수 있다. 이 경우 제2 샘플러(412_1a)는 샘플링 신호(SAMP)를 4배 딜레이하여 딜레이된 샘플링 신호를 생성할 수 있다. 4개의 서브 아날로그-디지털 변환기(412_2a)는 각각 딜레이된 샘플링 신호를 변환하여 디지털 신호(DIGITAL)를 생성할 수 있다. 디지털 신호(DIGITAL)는 아날로그 신호인 입력 신호(INPUT)가 디지털 값으로 변환된 신호를 의미할 수 있다.
비교기(413)는 샘플링 신호(SAMP)의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 논리 결정 신호(LDS)를 생성할 수 있다.
아날로그 뱅뱅 위상 검출기(430)는 논리 결정 신호(LDS)의 연속된 샘플들간 XOR 연산을 수행하여 검출 신호(DS)를 생성할 수 있다. 아날로그 뱅뱅 위상 검출기(430)는 검출 신호(DS)를 디지털 제어 발진기(450) 및 리타이머(440)로 제공할 수 있다.
리타이머(440)는 검출 신호(DS)의 타이밍을 정렬하여 정렬 검출 신호(ADS)를 생성할 수 있다. 아날로그 뱅뱅 위상 검출기(430)가 출력하는 검출 신호(DS)는, 도 10을 참조하는 바와 같이 입력 신호(INPUT)가 디지털 신호(DIGITAL)로 변환되는 동안 순차적으로 출력될 수 있다. 검출 신호(DS)가 디지털 루프 필터(421)를 통과하기 위해 순차적으로 출력된 검출 신호(DS)를 정렬하는 것이 필요할 수 있다. 리타이머(440)는 순차적으로 출력된 검출 신호(DS)의 타이밍을 정렬하여 동시에 출력되는 신호와 같이 검출 신호(DS)를 정렬함으로써 정렬 검출 신호(ADS)를 생성할 수 있다.
디지털 신호 처리기(420)는 디지털 루프 필터(421)를 포함할 수 있다. 디지털 루프 필터(421)는 리타이머(440)로부터 수신한 정렬 검출 신호(ADS)를 로우 패스 필터링하여 필터링 검출 신호(FDS)를 생성할 수 있다. 또한, 디지털 신호 처리기(420)는 아날로그-디지털 변환기(410)로부터 수신한 디지털 신호(DIGITAL) 및 디지털 제어 발진기(450)로부터 수신한 클럭 신호(CLK)를 포함하는 출력 신호(OUT)를 생성할 수 있다.
디지털 제어 발진기(450)는 검출 신호(DS) 및 필터링 검출 신호(FDS)에 따라 주파수가 변경된 클럭 신호(CLK)를 생성할 수 있다. 예를 들어, 검출 신호(DS)가 클럭 신호(CLK)의 주파수를 2MHz 증가시키는 것에 대응되고, 필터링 검출 신호(FDS)가 클럭 신호(CLK)의 주파수를 1MHz 증가시키는 것에 대응되는 경우, 디지털 제어 발진기(450)는 클럭 신호(CLK)의 주파수를 총 3MHz 증가시켜 출력할 수 있다.
도 5는 본 개시의 다른 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하기 위한 순서도이다. 도 5는 도 3 및 도 4를 참조하여 설명될 수 있다. 도 5의 단계 S210내지 단계 S242는 도 3의 단계 S130 이후의 단계를 의미할 수 있다. 다시 말해, 도 5의 단계 S210 이전의 단계는 도 3의 단계 S110 내지 단계 S130과 중복되므로 도 5에서 생략되었다.
단계 S210에서 전자 장치는 제1 검출 신호의 타이밍을 정렬하여 정렬 검출 신호 생성할 수 있다. 아날로그 뱅뱅 위상 검출기가 출력하는 제1 검출 신호는 도 10을 참조하는 바와 같이 입력 신호가 디지털 신호로 변환되는 동안 순차적으로 출력될 수 있다. 전자 장치는 순차적으로 출력된 검출 신호의 타이밍을 정렬하여 동시에 출력되는 신호와 같이 검출 신호를 정렬함으로써 정렬 검출 신호를 생성할 수 있다.
단계 S220에서 전자 장치는 정렬 검출 신호를 로우 패스 필터링하여 필터링 검출 신호를 생성할 수 있다.
전술한 바에 의하면, 전자 장치는 검출 신호를 로우 패스 필터링함으로써 특정 주파수 이상의 신호를 감쇄시켜 감쇄 신호의 노이즈 성분을 제거할 수 있고, 클럭 신호의 급격한 주파수 변화를 방지할 수 있다.
단계 S231에서 전자 장치는 동작 모드 신호가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인지 여부를 판단할 수 있다. 동작 모드 신호가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인 경우, 단계 S241이 수행될 수 있고, 동작 모드 신호가 이중 제어 모드가 아닌 경우, 단계 S232가 수행될 수 있다.
단계 S241에서 전자 장치는 제1 검출 신호 및 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성할 수 있다. 예를 들어, 제1 검출 신호가 클럭 신호의 주파수를 2MHz 증가시키는 것에 대응되고, 필터링 검출 신호가 클럭 신호의 주파수를 1MHz 증가시키는 것에 대응되는 경우, 디지털 제어 발진기는 클럭 신호의 주파수를 총 3MHz 증가시켜 출력할 수 있다.
단계 S232에서 전자 장치는 동작 모드 신호가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨인지 여부를 판단할 수 있다. 동작 모드 신호가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨인 경우, 단계 S242가 수행될 수 있고, 동작 모드 신호가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨이 아닌 경우, 본 개시의 다른 예시적 실시 예에 따른 전자 장치의 동작 방법은 종료될 수 있다.
단계 S242에서 전자 장치는 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성할 수 있다. 예를 들어, 필터링 검출 신호가 클럭 신호의 주파수를 1MHz 증가시키는 것에 대응되는 경우, 디지털 제어 발진기는 클럭 신호의 주파수를 1MHz 증가시켜 출력할 수 있다.
전술한 바와 같이, 전자 장치는 동작 모드 신호의 전압 레벨에 따라 클럭 신호의 주파수를 조절함으로써 입력 신호에 대응되는 클럭 신호를 복구할 수 있다.
도 6은 본 개시의 또 다른 예시적 실시 예에 따른 전자 장치를 설명하기 위한 블록도이다. 도 6에서 도 1 내지 도 5와 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 전자 장치(600)는 아날로그-디지털 변환기(610a), 디지털 신호 처리기(620), 제1 선택기(630), 디지털 제어 발진기(640), 위상 보간기(650), 제2 선택기(660), 아날로그 뱅뱅 위상 검출기(670), 리타이머(680), 스위치(690)를 포함할 수 있다. 여기서 아날로그-디지털 변환기(610a)의 개수는 N개일 수 있다(단, N은 1 이상의 자연수).
도 6의 전자 장치(600)는 도 4의 전자 장치(400)와 비교하여 제1 선택기(630), 위상 보간기(650), 제2 선택기(660), 스위치(690)를 더 포함할 수 있다.
아날로그-디지털 변환기(610a)는 제1 샘플러(611a), 제2 샘플러(612a), 클럭 분주기(613a), 제1 비교기(615a), 제2 비교기(614a), 및 신호 변환기(616a)를 포함할 수 있다.
클럭 분주기(613a)는 제1 선택기(630)에 의해 선택된 신호의 주파수를 분주하여 제1 분주 클럭 신호(D_CLK1) 내지 제3 분주 클럭 신호(D_CLK3)를 생성할 수 있다. 클럭 분주기(613a)는 전자 장치 내 구성요소 각각이 필요로하는 주파수를 갖는 클럭 신호를 생성할 수 있다. 다시 말해, 클럭 분주기(613a)는 디지털 신호 처리기(620)가 필요로하는 주파수에 대응되는 제1 분주 클럭 신호(D_CLK1), 제1 샘플러(611a)가 필요로하는 주파수에 대응되는 제2 분주 클럭 신호(D_CLK2), 제2 샘플러(612a)가 필요로하는 주파수에 대응되는 제3 분주 클럭 신호(D_CLK3)를 생성할 수 있다.
제1 샘플러(611a)는 제1 분주 클럭 신호(D_CLK1)의 엣지에 응답하여 입력 신호(INPUT)를 샘플링함으로써 제1 샘플링 신호(SAMP1)를 생성할 수 있다. 제1 분주 클럭 신호(D_CLK1)는 입력 신호(INPUT)의 데이터를 샘플링하기 위한 신호를 의미할 수 있다. 다시 말해, 제1 분주 클럭 신호(D_CLK1)는 도 7a를 참조하는 바와 같이 순차적으로 입력되는 입력 신호(INPUT)의 중앙에서 상승 엣지를 갖는 신호를 의미할 수 있다.
제2 분주 클럭 신호(D_CLK2)는 입력 신호(INPUT)의 엣지를 샘플링하기 위한 신호를 의미할 수 있다. 다시 말해, 제2 분주 클럭 신호(D_CLK2)는 도 7b를 참조하는 바와 같이 순차적으로 입력되는 입력 신호(INPUT)의 가장자리에서 상승 엣지를 갖는 신호를 의미할 수 있다. 제1 분주 클럭 신호(D_CLK1)와 제2 분주 클럭 신호(D_CLK2)의 위상은 도 7a 및 7b를 참조하는 바와 같이 서로 반대일 수 있다. 제2 분주 클럭 신호(D_CLK2)는 제1 분주 클럭 신호(D_CLK1)의 반대 위상을 가지므로, 제1 분주 클럭 신호(D_CLK1)의 인버티드 클럭 신호로 지칭될 수도 있다.
본 개시에서 제1 샘플러(611a) 및 제2 샘플러(612a)가 각각 제1 분주 클럭 신호(D_CLK1)의 상승 엣지, 제2 분주 클럭 신호(D_CLK2)의 상승 엣지에서 입력 신호(INPUT)를 샘플링 하는 것으로 나타내었다. 다만, 이는 예시적인 것일 뿐 제1 샘플러(611a) 및 제2 샘플러(612a)는 제1 분주 클럭 신호(D_CLK1)의 하강 엣지, 제2 분주 클럭 신호(D_CLK2)의 하강 엣지에서 입력 신호(INPUT)를 샘플링 할 수도 있다.
제2 샘플러(612a)는 제2 분주 클럭 신호(D_CLK2)의 엣지에 응답하여 입력 신호(INPUT)를 샘플링함으로써 제2 샘플링 신호(SAMP2)를 생성할 수 있다.
제1 비교기(615a)는 제1 샘플링 신호(SAMP1)의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호(LDS1)를 생성할 수 있다.
제2 비교기(614a)는 제2 샘플링 신호(SAMP2)의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제2 논리 결정 신호(SMAP2)를 생성할 수 있다.
신호 변환기(616a)의 개수는 하나 이상(예를 들어, M개, 단, M은 1 이상의 자연수)일 수 있다. 실시예에 따라 신호 변환기(616a)의 개수인 M, 아날로그-디지털 변환기(610a)의 개수인 N의 값은 달라질 수 있다. 예를 들어, 입력 신호(INPUT)가 32비트 신호이고, N이 8인 경우 M은 4일 수 있다. 다만, 이는 예시적인 것일 뿐 M, N의 값은 이와 다르게 설정될 수 있다.
각각의 신호 변환기(616a)는 제3 샘플러(616a_1a), 서브 아날로그-디지털 변환기(616a_2a)를 포함할 수 있다. 제3 샘플러(616a_1a)는 서브 아날로그-디지털 변환기(616a_2a)가 동작 할 수 있는 속도로 제1 샘플링 신호(SAMP1)를 딜레이하여 딜레이된 샘플링 신호를 생성할 수 있다. 서브 아날로그-디지털 변환기(616a_2a)는 딜레이된 샘플링 신호를 디지털 신호(DIGITAL)로 변환할 수 있다. 제1 샘플링 신호(SAMP1)에 대응되는 클럭의 속도와 서브 아날로그-디지털 변환기(616a_2a)가 동작 할 수 있는 속도는 상이할 수 있다. 예를 들어, M이 4이고 제1 샘플링 신호(SAMP1)에 대응되는 클럭의 속도가 서브 아날로그-디지털 변환기(616a_2a)가 동작 할 수 있는 속도에 비해 4배 빠를 수 있다. 이 경우 제3 샘플러(616a_1a)는 제1 샘플링 신호(SAMP1)를 4배 딜레이하여 딜레이된 샘플링 신호를 생성할 수 있다. 4개의 서브 아날로그-디지털 변환기(616a_2a)는 각각 딜레이된 샘플링 신호를 변환하여 디지털 신호(DIGITAL)를 생성할 수 있다. 디지털 신호(DIGITAL)는 아날로그 신호인 입력 신호(INPUT)가 디지털 값으로 변환된 신호를 의미할 수 있다.
아날로그 뱅뱅 위상 검출기(670)는 제1 논리 결정 신호(LDS1) 또는 제2 논리 결정 신호(LDS2)의 연속된 샘플들간 XOR 연산을 수행하여 제1 검출 신호(DS1)를 생성할 수 있다. 아날로그 뱅뱅 위상 검출기(670)는 제1 검출 신호(DS1)를 디지털 제어 발진기(640) 및 리타이머(680)로 제공할 수 있다.
리타이머(680)는 제1 검출 신호(DS1)의 타이밍을 정렬하여 정렬 검출 신호(ADS)를 생성할 수 있다. 아날로그 뱅뱅 위상 검출기(670)가 출력하는 제1 검출 신호(DS1)는 도 10을 참조하는 바와 같이 입력 신호(INPUT)가 디지털 신호로 변환되는 동안 순차적으로 출력될 수 있다. 제1 검출 신호(DS1)가 디지털 루프 필터(624)를 통과하기 위해 순차적으로 출력된 제1 검출 신호(DS1)를 정렬하는 것이 필요할 수 있다. 리타이머(680)는 순차적으로 출력된 제1 검출 신호(DS1)의 타이밍을 정렬하여 동시에 출력되는 신호와 같이 제1 검출 신호(DS1)를 정렬함으로써 정렬 검출 신호(ADS)를 생성할 수 있다.
디지털 신호 처리기(620)는 이퀄라이저(621), 위상 검출기(622), 제3 선택기(623), 디지털 루프 필터(624)를 포함할 수 있다.
이퀄라이저(621)는 디지털 신호(DIGITAL)의 성분들의 주파수 감쇄를 균등화하여 균등화 디지털 신호(E_DIGITAL)를 생성할 수 있다.
위상 검출기(622)는 균등화 디지털 신호(E_DIGITAL)와 디지털 신호(DIGITAL)의 위상차를 검출하고, 위상차에 대응되는 제2 검출 신호(DS2)를 생성할 수 있다.
제3 선택기(623)는 제3 선택 신호(SS3)에 응답하여 제2 검출 신호(DS2) 또는 정렬 검출 신호(ADS) 중 어느 하나를 선택할 수 있다. 제3 선택 신호(SS3)는 전자 장치(600)를 구동하는 프로세서(미도시)가 제3 선택기(623)로 제공할 수 있다. 제3 선택기(623)가 제2 검출 신호(DS2)를 선택할 경우의 레이턴시와 정렬 검출 신호(ADS)를 선택할 경우의 레이턴시는 상이할 수 있다. 다시 말해, 제3 선택기(623)가 정렬 검출 신호(ADS)를 선택할 경우 이퀄라이저(621), 위상 검출기(622)를 사용하지 않으므로 클럭 신호(CLK) 생성을 위한 레이턴시가 줄어들 수 있다. 또한, 클럭 신호(CLK) 생성을 위한 레이턴시가 줄어들 수 있으므로, 전자 장치(600)의 대역폭은 증가할 수 있다.
디지털 루프 필터(624)는 제3 선택기(623)에 의해 선택된 신호를 로우패스 필터링하여 필터링 검출 신호(FDS)를 생성할 수 있다.
디지털 신호 처리기(620)는 아날로그-디지털 변환기(610a)로부터 수신한 디지털 신호(DIGITAL) 및 디지털 제어 발진기(640)로부터 수신한 제1 분주 클럭 신호(D_CLK1)를 포함하는 출력 신호(OUT)를 생성할 수 있다.
위상 보간기(650)는 클럭 신호(CLK)의 위상을 조절하여 다중 위상 클럭 신호(MP_CLK)를 생성할 수 있다. 실시예에 따라 전자 장치(600)는 다중 위상 클럭 신호(MP_CLK)를 필요로할 수 있다. 예를 들어, M이 4인 경우 전자 장치(600)는 4가지 위상을 갖는 클럭을 필요로할 수 있다. 이 때 디지털 제어 발진기(640)가 2개의 위상을 갖는 클럭 신호(CLK)를 생성할 경우, 위상 보간기(650)는 디지털 제어 발진기(640)로부터 수신한 클럭 신호(CLK)의 페이즈를 조절하여 4가지 위상을 갖는 다중 위상 클럭 신호(MP_CLK)를 생성할 수 있다.
제1 선택기(630)는 제1 선택 신호(SS1)에 응답하여 클럭 신호(CLK) 및 멀티 페이즈 클럭 신호(MP_CLK) 중 어느 하나를 선택할 수 있다. 제1 선택 신호(SS1)는 전자 장치(600)를 구동하는 프로세서(미도시)가 제1 선택기(630)로 제공할 수 있다. 디지털 제어 발진기(640)가 2가지 위상을 갖는 클럭 신호(CLK)를 생성하고, 전자 장치(600)가 4가지 위상을 갖는 클럭 신호(CLK)에 기초하여 동작하는 경우, 제1 선택기(630)는 제1 선택 신호(SS1)에 응답하여 멀티 페이즈 클럭 신호(MP_CLK)를 선택할 수 있다. 반면, 디지털 제어 발진기(640)가 2가지 위상을 갖는 클럭 신호(CLK)를 생성하고 전자 장치가 2가지 위상을 갖는 클럭 신호(CLK)에 기초하여 동작하는 경우, 제1 선택기(630)는 클럭 신호(CLK)를 선택할 수 있다.
제2 선택기(660)는 제2 선택 신호(SS2)에 응답하여 제1 논리 결정 신호(LDS1) 및 제2 논리 결정 신호(LDS2) 중 어느 하나를 선택할 수 있다. 제2 선택 신호(SS2)는 전자 장치(600)를 구동하는 프로세서(미도시)가 제2 선택기(660)로 제공할 수 있다. 입력 신호(INPUT)에 대응되는 주파수가 제2 분주 클럭 신호(D_CLK2)의 주파수보다 2배 느릴 경우, 전자 장치(600)는 제2 샘플러(612a)를 사용하지 않고 제1 샘플러(611a)만으로 입력 신호(INPUT)의 데이터와 엣지를 샘플링할 수 있다. 이 경우 제2 선택기(660)는 제2 선택 신호(SS2)에 응답하여 제1 논리 결정 신호(LDS1)를 선택할 수 있다. 반면, 입력 신호(INPUT)에 대응되는 주파수가 제2 분주 클럭 신호(D_CLK2)의 주파수와 같거나 더 빠른 경우 제2 선택기(660)는 제2 논리 결정 신호(LDS2)를 선택할 수 있다.
스위치(690)는 일단이 아날로그 뱅뱅 위상 검출기(670)에 전기적으로 연결되고 타단이 디지털 제어 발진기(640)와 전기적으로 연결될 수 있다. 스위치(690)는 프로세서(미도시)로부터 제공되는 동작 모드 신호(OMS)에 따라 아날로그 뱅뱅 위상 검출기(670)와 디지털 제어 발진기(640) 간의 전기적 연결을 전환할 수 있다. 동작 모드 신호(OMS)가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인 경우 스위치(690)는 아날로그 뱅뱅 위상 검출기(670)와 디지털 제어 발진기(640)를 전기적으로 연결할 수 있다. 반면, 동작 모드 신호(OMS)가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨인 경우 스위치(690)는 아날로그 뱅뱅 위상 검출기(670)와 디지털 제어 발진기(640)를 전기적으로 단절시킬 수 있다.
디지털 제어 발진기(640)가 출력하는 클럭 신호(CLK)의 주파수는 동작 모드 신호(OMS)에 따라 달라질 수 있다. 동작 모드 신호(OMS)가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인 경우, 디지털 제어 발진기(640)로 제1 검출 신호(DS1) 및 필터링 검출 신호(FDS)가 제공될 수 있다. 디지털 제어 발진기(640)는 제1 검출 신호(DS1) 및 필터링 검출 신호(FDS)에 따라 주파수가 변경된 클럭 신호(CLK)를 생성할 수 있다.
동작 모드 신호(OMS)가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨인 경우, 디지털 제어 발진기(640)로 필터링 검출 신호(FDS)가 제공될 수 있다. 디지털 제어 발진기(640)는 필터링 검출 신호(FDS)에 따라 주파수가 변경된 클럭 신호(CLK)를 생성할 수 있다.
전술한 바에 의하면, 전자 장치(600)는 제3 선택기가 정렬 검출 신호(ADS)를 선택할 경우, 제2 검출 신호(DS2)를 선택하는 경우에 비해, 낮은 레이턴시로 클럭 신호를 복구할 수 있다. 또한, 전자 장치(600)는 낮은 레이턴시로 클럭 신호를 복구함으로써 대역폭을 증가시킬 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 데이터 클럭과 엣지 클럭을 설명하기 위한 타이밍도이다.
도 7a는 입력 신호(INPUT)의 데이터를 샘플하기 위한 데이터 클럭(DATA CLOCK)을 설명하기 위한 타이밍도이고, 도 7b는 입력 신호(INPUT)의 엣지를 샘플하기 위한 엣지 클럭(EDGE CLOCK)을 설명하기 위한 타이밍도이다. 도 7a 및 도 7b는 도 6을 참조하여 설명될 수 있다.
도 7a에 도시된 데이터 클럭(DATA CLOCK)은 입력 신호(INPUT)의 주기와 클럭의 한 주기가 일치하는 풀 레이트(full rate) 클럭일 수 있다. 데이터 클럭(DATA CLOCK)은 실시예에 따라 다중 위상 클럭 신호들(A1, A2, A3, A4)로 구현될 수 있다. 다시 말해, 도 7a의 데이터 클럭(DATA CLOCK)은 주파수가 1/4이며 서로 다른 위상을 갖는 제1 다중 위상 클럭 신호(A1) 내지 제4 다중 위상 클럭 신호(A4)로 구현될 수 있다. 이 때 제1 다중 위상 클럭 신호(A1) 내지 제4 다중 위상 클럭 신호(A4)의 상승 엣지들은 데이터 클럭(DATA CLOCK)의 상승 엣지와 1:1로 대응될 수 있다. 전자 장치는 다중 위상 클럭 신호들(A1, A2, A3, A4)로 데이터 클럭(DATA CLOCK)을 구현함으로써 낮은 클럭 속도로 입력 신호(INPUT)를 샘플할 수 있다. 예시적으로 도 6을 참조하면, 제2 분주 클럭 신호(D_CLK2)는 제1 다중 위상 클럭 신호(A1) 내지 제4 다중 위상 클럭 신호(A4)를 포함할 수 있다. 즉, 제2 분주 클럭 신호(D_CLK2)는 입력 신호(INPUT)의 데이터 샘플에 사용되는 신호를 의미할 수 있다.
도 7b에 도시된 엣지 클럭(EDGE CLOCK)은 입력 신호(INPUT)의 주기와 클럭의 한 주기가 일치하는 풀 레이트 클럭일 수 있다. 엣지 클럭(EDGE CLOCK) 또한 데이터 클럭(DATA CLOCK)과 마찬가지로 실시예에 따라 다중 위상 클럭 신호들(B1, B2, B3, B4)로 구현될 수 있다. 도 7b의 엣지 클럭(EDGE CLOCK)은 주파수가 1/4이며 서로 다른 위상을 갖는 제1 다중 위상 클럭 신호(B1) 내지 제4 다중 위상 클럭 신호(B4)로 구현될 수 있다. 이 때 제1 다중 위상 클럭 신호(B1) 내지 제4 다중 위상 클럭 신호(B4)의 상승 엣지들은 엣지 클럭(EDGE CLOCK)의 상승 엣지와 1:1로 대응될 수 있다. 전자 장치는 다중 위상 클럭 신호들(B1, B2, B3, B4)로 엣지 클럭(EDGE CLOCK)을 구현함으로써 낮은 클럭 속도로 입력 신호의 엣지를 샘플할 수 있다. 예시적으로 도 6을 참조하면, 제3 분주 클럭 신호(D_CLK3)는 1 다중 위상 클럭 신호(B1) 내지 제4 다중 위상 클럭 신호(B4)를 포함할 수 있다. 즉, 제3 분주 클럭 신호(D_CLK3)는 입력 신호(INPUT)의 엣지 샘플에 사용되는 신호를 의미할 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 비교기의 동작을 설명하기 위한 도면이다. 도 8은 도 2를 참조하여 설명될 수 있다.
도 8을 참조하면, 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨과 레퍼런스 전압 레벨(REF)을 비교하여 논리 결정 신호(LDS)를 생성할 수 있다. 구체적으로, 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨(REF)과 비교함으로써 하이 레벨 또는 로우 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 예를 들어, 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨이 P[V]인 경우, 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨(REF)보다 높으므로 하이 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 반면, 샘플링 신호(SAMP)의 전압 레벨이 Q[V]인 경우, 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨(REF)보다 낮으므로 로우 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수 있다. 다만 이는 예시적인 것일 뿐, 비교기(212)는 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨(REF)보다 높은 경우 로우 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수도 있고, 샘플링 신호(SAMP)의 전압 레벨이 레퍼런스 전압 레벨(REF)보다 낮은 경우 하이 논리 레벨에 대응되는 논리 결정 신호(LDS)를 생성할 수도 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시 예들에 따른 아날로그 뱅뱅 위상 검출기의 동작을 설명하기 위한 도면이다. 도 9a 및 도 9b는 도 6을 참조하여 설명될 수 있다. 도 9a는 아날로그 뱅뱅 위상 검출기(670)가 클럭 신호(CLK)의 주파수를 감소시키는 경우를 나타낸 것이고, 도 9b는 아날로그 뱅뱅 위상 검출기(670)가 클럭 신호(CLK)의 주파수를 증가시키는 경우를 나타낸 것이다. 도 9a에 도시된 데이터 클럭(DATA CLOCK)은 도 6의 제2 분주 클럭 신호(D_CLK2)에 대응될 수 있고, 도 9a에 도시된 엣지 클럭(EDGE CLOCK)은 도 6의 제3 분주 클럭 신호(D_CLK3)에 대응될 수 있다. 도 9a 및 도 9b는 도 6의 제2 선택기(660)가 제2 선택 신호(SS2)에 응답하여 제2 논리 결정 신호(LDS2)를 선택하는 경우를 가정한다.
도 9a의 T1에서 엣지 클럭(EDGE CLOCK)의 상승 엣지에 응답하여 제2 샘플러(612a)는 0에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있다. 제2 비교기는 제2 샘플링 신호(SAMP2)와 레퍼런스 전압 값을 비교할 수 있고, 제2 샘플링 신호(SAMP2)의 전압 레벨이 레퍼런스 전압 레벨 보다 낮아 로우 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 마찬가지로 T3, T7, T9에서 제2 샘플러(612a)는 1에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있고, 제2 비교기(614a)는 하이 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 또한, T5 에서 제2 샘플러(612a)는 0에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있고, 제2 비교기(614a)는 로우 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 다시 말해, T1, T3, T5, T7, T9에서 제2 논리 결정 신호(LDS2)의 연속된 샘플들은 01011일 수 있다(단 0은 로우 논리 레벨, 1은 하이 논리 레벨에 대응됨).
도 9a의 T2에서 데이터 클럭(DATA CLOCK)의 상승 엣지에 응답하여 제1 샘플러(611a)는 1에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있다. 제1 비교기(615a)는 제1 샘플링 신호(SAMP1)와 레퍼런스 전압 레벨을 비교할 수 있고, 제1 샘플링 신호(SAMP1)의 전압 레벨이 레퍼런스 전압 레벨 보다 높아 하이 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 마찬가지로 T6, T8 에서 제1 샘플러(611a)는 1에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있고, 제1 비교기(615a)는 하이 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 또한, T4 에서 제1 샘플러(611a)는 0에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있고, 제1 비교기(615a)는 로우 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 다시 말해, T2, T4, T6, T8 에서 제1 논리 결정 신호(LDS1)의 연속된 샘플들은 1011일 수 있다(단, 0은 로우 논리 레벨, 1는 하이 논리 레벨에 대응됨).
일부 실시예에서, 아날로그 뱅뱅 위상 검출기(670)는 제1 논리 결정 신호(LDS1)의 연속된 샘플들 및 제2 논리 결정 신호(LDS2)의 연속된 샘플들 간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호(DS1)를 생성할 수 있다. 예시적으로, T1, T3, T5, T7에 대응되는 제2 논리 결정 신호(LDS2)인 0101과 T2, T4, T6, T8에 대응되는 제1 논리 결정 신호(LDS1)인 1011의 XOR 연산을 수행하면 1110의 제1 검출 신호(DS1)가 생성될 수 있다. 1에 대응되는 제1 검출 신호(DS1)는 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수가 입력 신호(INPUT)에 대응되는 주파수보다 크므로 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수를 낮춰야함을 의미하는 다운 검출 신호로 지칭될 수 있다. 반면, 0에 대응되는 제1 검출 신호(DS1)는 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수가 입력 신호(INPUT)에 대응되는 주파수보다 작으므로 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수를 높여야함을 의미하는 업 검출 신호로 지칭될 수 있다. 결과적으로 아날로그 뱅뱅 위상 검출기(670)는 1110의 제1 검출 신호(DS1)를 순차적으로 출력하여, 클럭 신호(CLK)의 주파수를 2 단위만큼 감소시킬 수 있다. 실시예에 따라 클럭 신호(CLK)의 주파수를 변경시키는 단위의 크기는 상이하게 설정될 수 있다.
본 개시에서 예시적으로, T1, T3, T5, T7에 대응되는 제2 논리 결정 신호(LDS2)와 T2, T4, T6, T8에 대응되는 제1 논리 결정 신호(LDS1)간 XOR 연산 하는 경우을 설명하였다. 다만, 이는 예시적인 것일 뿐, T3, T5, T7, T9에 대응되는 제2 논리 결정 신호(LDS2)와 T2, T4, T6, T8에 대응되는 제1 논리 결정 신호(LDS1)간 XOR 연산을 수행하여 제1 검출 신호(DS1)를 생성할 수도 있다. 다만, 이 경우 0에 대응되는 제1 검출 신호(DS1)는 다운 검출 신호로, 1에 대응되는 제1 검출 신호(DS1)는 업 검출 신호로 지칭될 수 있다.
도 9b의 T1'에서 엣지 클럭(EDGE CLOCK)의 상승 엣지에 응답하여 제2 샘플러(612a)는 1에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있다. 제2 비교기(614a)는 제2 샘플링 신호(SAMP2)와 레퍼런스 전압 값을 비교할 수 있고, 제2 샘플링 신호(SAMP2)의 전압 레벨이 레퍼런스 전압 레벨 보다 높아 하이 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 마찬가지로 T5', T7', T9'에서 제2 샘플러(612a)는 1에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있고, 제2 비교기(614a)는 하이 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 또한, T3' 에서 제2 샘플러(612a)는 0에 대응되는 제2 샘플링 신호(SAMP2)를 생성할 수 있고, 제2 비교기(614a)는 로우 논리 레벨에 대응되는 제2 논리 결정 신호(LDS2)를 생성할 수 있다. 다시 말해, T1', T3', T5', T7', T9'에서 제2 논리 결정 신호(LDS2)의 연속된 샘플들은 10111일 수 있다(단 0은 로우 논리 레벨, 1은 하이 논리 레벨에 대응됨).
도 9b의 T2'에서 데이터 클럭(DATA CLOCK)의 상승 엣지에 응답하여 제1 샘플러(611a)는 1에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있다. 제1 비교기(615a)는 제1 샘플링 신호(SAMP1)와 레퍼런스 전압 값을 비교할 수 있고, 제1 샘플링 신호(SAMP1)의 전압 레벨이 레퍼런스 전압 레벨 보다 높아 하이 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 마찬가지로 T6', T8' 에서 제1 샘플러(611a)는 1에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있고, 제1 비교기(615a)는 하이 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 또한, T4' 에서 제1 샘플러(611a)는 0에 대응되는 제1 샘플링 신호(SAMP1)를 생성할 수 있고, 제1 비교기(615a)는 로우 논리 레벨에 대응되는 제1 논리 결정 신호(LDS1)를 생성할 수 있다. 다시 말해, T2', T4', T6', T8' 에서 제1 논리 결정 신호(LDS1)의 연속된 샘플들은 1011일 수 있다(단, 0은 로우 논리 레벨, 1는 하이 논리 레벨에 대응됨).
일부 실시예에서, 아날로그 뱅뱅 위상 검출기(670)는 제1 논리 결정 신호(LDS1)의 연속된 샘플들 및 제2 논리 결정 신호(LDS2)의 연속된 샘플들 간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호(DS1)를 생성할 수 있다. 예시적으로, T1', T3', T5', T7'에 대응되는 제2 논리 결정 신호(LDS2)인 1011과 T2', T4', T6', T8'에 대응되는 제1 논리 결정 신호(LDS1)인 1011의 XOR 연산을 수행하면 0000의 제1 검출 신호(DS1)가 생성될 수 있다. 1에 대응되는 제1 검출 신호(DS1)는 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수가 입력 신호(INPUT)에 대응되는 주파수보다 크므로 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수를 낮춰야함을 의미하는 다운 검출 신호로 지칭될 수 있다. 반면, 0에 대응되는 제1 검출 신호(DS1)는 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수가 입력 신호(INPUT)에 대응되는 주파수보다 작으므로 데이터 클럭(DATA CLOCK) 및 엣지 클럭(EDGE CLOCK)의 주파수를 높여야함을 의미하는 업 검출 신호로 지칭될 수 있다. 결과적으로 아날로그 뱅뱅 위상 검출기(670)는 0000의 제1 검출 신호(DS1)를 순차적으로 출력하여, 디지털 제어 발진기의 주파수를 4 단위만큼 증가시킬 수 있다.
본 개시에서 예시적으로, T1', T3', T5', T7'에 대응되는 제2 논리 결정 신호(LDS2)와 T2', T4', T6', T8'에 대응되는 제1 논리 결정 신호(LDS1)간 XOR 연산 하는 경우을 설명하였다. 다만, 이는 예시적인 것일 뿐, T3', T5', T7', T9'에 대응되는 제2 논리 결정 신호(LDS2)와 T2', T4', T6', T8'에 대응되는 제1 논리 결정 신호(LDS1)간 XOR 연산을 수행하여 제1 검출 신호(DS1)를 생성할 수도 있다. 다만, 이 경우 0 에 대응되는 제1 검출 신호(DS1)는 다운 검출 신호로, 1에 대응되는 제1 검출 신호(DS1)는 업 검출 신호로 지칭될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 제1 검출 신호를 설명하기 위한 도면이다.
도 10은 도 6, 도 9a, 및 도 9b를 참조하여 설명될 수 있다. 도 10은 업 검출 신호 또는 다운 검출 신호로 지칭될 수 있는 제1 검출 신호(DS1)가 시간에 따라 도시되었다. 도 9a 및 도 9b에서 전술한 바와 같이 아날로그 뱅뱅 위상 검출기(670)는 제1 논리 결정 신호(LDS1)와 제2 논리 결정 신호(LDS2)의 XOR 연산을 수행하여 제1 검출 신호(DS1)를 순차적으로 출력할 수 있다. 도 10에서는 제1 검출 신호(DS1)가 총 16번 출력되는 것으로 나타내었으나, 이는 예시적인 것일 뿐 본 개시의 기술적 사상은 이에 한정되지 않는다.
도 11은 본 개시의 예시적 실시 예에 따른 디지털 제어 발진기를 설명하기 위한 도면이다.
도 11을 참조하면, 디지털 제어 발진기(640)는 인덕터(641), 제1 캐패시터 뱅크(642), 제2 캐패시터 뱅크(643), 및 지엠(이하, 'Gm') 셀(644)을 포함할 수 있다. 도 11의 디지털 제어 발진기(640)는 코일 등 인덕턴스 성분을 갖는 인덕터(641)와 캐패시턴스 성분을 갖는 제1 캐패시터 뱅크(642) 및 제2 캐패시터 뱅크를 포함할 수 있으므로, LC-디지털 제어 발진기로 지칭될 수 있다.
인덕터(641)는 제1 캐패시터 뱅크(642) 및 제2 캐패시터 뱅크(643)의 캐패시턴스 값에 따른 주파수의 클럭 신호들(CLK_P, CLK_N)을 출력하기 위한 인덕턴스 값을 가질 수 있다.
제1 검출 신호(DS1)는 써모미터 코드 정보(thermometer code information)에 대응되는 업카운트 전압 레벨 또는 다운 카운트 전압 레벨을 가질 수 있고, 제1 캐패시터 뱅크(642)는 써모미터 코드 정보를 저장할 수 있다. 써모미터 코드 정보는 자리 수에 관계 없이 1과 0의 수에 따라 나타내는 정보를 의미할 수 있다. 예를 들어, 써모미터 코드 정보가 01111101 또는 11111010인 경우, 1의 수가 6개이고 0의 수가 2개이므로 디지털 제어 발진기(640)는 클럭 신호의 주파수를 4 단위만큼 감소시킬 수 있다. 제1 캐패시터 뱅크(642)는 써모미터 코드 정보의 비트 수에 대응되는 캐패시터를 포함할 수 있다. 예를 들어, 써모미터 코드 정보가 8비트인 경우, 제1 캐패시터 뱅크(642)는 8개의 캐패시터를 포함할 수 있다.
일부 실시예에서 디지털 제어 발진기(640)는 전자 장치의 대역폭 조절을 위해 써모미터 코드 정보를 마스킹(masking)하여 저장할 수 있다. 예를 들어, 써모미터 코드 정보가 01111101인 경우 홀수번 째 써모미터 코드 정보인 0110은 저장하지 않고(마스킹) 짝수번 째 써모미터 코드 정보인 1111만 저장할 수 잇다.
필터링 검출 신호(FDS)는 바이너리 코드 정보에 대응되는 바이너리 전압 레벨을 가질 수 있고, 제2 캐패시터 뱅크(643)는 바이너리 코드 정보를 저장할 수 있다. 바이너리 코드 정보는 가장 낮은 자리부터 1, 2, 4, 8,??,(단, n은 0 이상의 정수)에 대응되는 정보를 포함할 수 있다. 예를 들어, 바이너리 코드 정보가 0000인 경우 디지털 제어 발진기(640)는 클럭 신호의 주파수를 8 단위만큼 증가시킬 수 있고, 바이너리 코드 정보가 1010인 경우 디지털 제어 발진기(640)는 클럭 신호의 주파수를 2 단위만큼 감소시킬 수 있다. 제2 캐패시터 뱅크(643)는 바이너리 코드 정보의 비트 수에 대응되는 캐패시터를 포함할 수 있다. 예를 들어, 바이너리 코드 정보가 4비트인 경우, 제2 캐패시터 뱅크(643)는 4개의 캐패시터를 포함할 수 있다.
Gm 셀(644)은 디지털 제어 발진기(640)를 구동하기 위한 전력을 생성할 수 있다. Gm 셀(644)은 전류원으로 지칭될 수도 있다.
디지털 제어 발진기(640)는 제1 검출 신호(DS1) 및 필터링 검출 신호(FDS)에 따라 주파수를 변경하여 클럭 신호들(CLK_P, CLK_N)을 생성할 수 있다. 도 11을 참조하는 바와 같이, 클럭 신호들(CLK_P, CLK_N)은 서로 반대 위상을 갖는 두 신호들로 구현될 수 있다. 여기서 클럭 신호들을 이루는 두 신호는 양의 클럭 신호(CLK_P)와 음의 클럭 신호(CLK_N)로 지칭될 수 있다. 양의 클럭 신호(CLK_P)와 음의 클럭 신호(CLK_N)는 서로 반대 위상을 가질 수 있고, 이 경우 클럭 신호들은 차동 클럭 신호(differential clock signal)로 지칭될 수 있다.
도 12는 본 개시의 예시적인 실시 예에 따른 지터 주파수와 지터 진폭을 나타내는 도면이다. 도 12는 도 6을 참조하여 설명될 수 있다.
도 12는 PCIe 5세대 스펙 (PCIE_Gen5 spec), PCIe 6세대 스펙 (PCIE_Gen6 spec), 아날로그 뱅뱅 위상 검출기(670)가 출력하는 제1 검출 신호(DS1)를 디지털 제어 발진기(640)에 인가하는 경우(단일 제어 모드)(ABB), 아날로그 뱅뱅 위상 검출기(670)가 출력하는 제1 검출 신호(DS1) 및 디지털 루프 필터가 출력하는 필터링 검출 신호(FDS)를 디지털 제어 발진기(640)에 인가하는 경우(이중 제어 모드)(ABB+ABB w/DLF), 도 6의 제3 선택기(623)가 제2 검출 신호(DS2)를 선택하여 이퀄라이저(621), 위상 검출기(622)를 사용하는 경우(MM)를 나타낸다.
도 12에 도시된 선들은 최대로 복구 가능한 지터의 주파수와 지터의 진폭을 나타낸다. 다시 말해, 도 12에 도시된 선들 이상의 주파수를 갖는 지터 또는 도 12에 도시된 선들 이상의 진폭을 갖는 지터가 전자 장치로 인가될 경우 전자 장치는 입력 신호(INPUT)로부터 클럭 신호(CLK)를 복구할 수 없음을 의미할 수 있다.
도 12에 도시된 것처럼 단일 제어 모드인 경우(ABB)의 전자 장치 및 이중 제어 모드(ABB+ABB w/DLF)인 경우의 전자 장치는 모두 PCIe 5세대 스펙(PCIE-Gen5 spec), PCIe 6세대 스펙(PCIE-Gen6 spec)이 요구하는 지터 기준을 충족할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 디지털 신호를 설명하기 위한 도면이다. 도 13은 도 6을 참조하여 설명될 수 있다.
도 13은 입력 신호(INPUT)의 주파수와 디지털 신호(DIGITAL)의 진폭(Amplitude)이 시간에 따라 도시되었다. 도 13에 도시된 디지털 신호(DIGITAL)는 PAM4(Pulse Amplitude Modulation 4-level)에 따라 각각 4가지 진폭 레벨을 갖는 신호를 의미할 수 있다.
도 13을 참조하면, T0 이후 입력 신호(INPUT)에 지터가 인가되어 입력 신호(INPUT)의 주파수가 변화하여도 아날로그-디지털 변환기(610a)가 출력하는 디지털 신호(DIGITAL)는 안정적인 4가지 진폭 레벨을 가질 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 전자 시스템을 설명하기 위한 도면이다. 전자 시스템(1000)은 메인 프로세서(1100), 워킹 메모리(1200), 스토리지 장치(1300), 통신 블록(1400), 유저 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 예로서, 전자 시스템(1000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블 장치, 전기 자동차, 워크스테이션 등과 같은 전자 장치들 중 하나일 수 있다. 전자 시스템(1000)은 최종 사용자(End-user)에 의해 이용되는 전자 장치일 수 있고, 또는 서버 시스템, 데이터 센터 등과 같은 대규모 시스템의 구성 요소일 수 있다.
메인 프로세서(1100)는 전자 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1100)는 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다. 예로서, 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서(Application Processor)로 구현될 수 있다.
워킹 메모리(1200)는 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 워킹 메모리(1200)는 메인 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 예로서, 워킹 메모리(1200)는 DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)의 메모리 장치는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예로서, 스토리지 장치(1300)는 HDD(Hard Disk Drive), SSD(Solid State Drive), 카드 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
통신 블록(1400)은 전자 시스템(1000)의 외부 장치/시스템과 통신할 수 있다. 통신 블록(1400)은 MODEM(Modulator/Demodulator) 칩 또는 장치, 네트워크 카드, 통신 스위치, 허브, 라우터 등과 같이 통신 서비스를 제공할 수 있는 구성 요소일 수 있다. 예로서, 통신 블록(1400)은 LTE, WIMAX, GSM, CDMA, Bluetooth, NFC(Near Field Communication), Wi-Fi, RFID 등과 같은 다양한 무선 통신 규약 중 적어도 하나, 및/또는 TCP/IP, USB, Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나를 지원할 수 있다.
통신 블록(1400)은 클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성하고, 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하고, 제1 논리 결정 신호에 기초하여 제1 검출 신호를 생성하고, 제1 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성할 수 있다.
일부 실시예에서 통신 블록(1400)은 제1 검출 신호의 타이밍을 정렬하여 정렬 검출 신호 생성하고, 정렬 검출 신호를 로우 패스 필터링하여 필터링 검출 신호를 생성할 수 있다.
다른 실시예에서 통신 블록(1400)은 메인 프로세서(1100)로부터 수신한 동작 모드 신호가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인 경우 통신 블록(1400)은 제1 검출 신호 및 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성할 수 있다.
또 다른 실시예에서 메인 프로세서로부터 수신한 동작 모드 신호가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨 경우 통신 블록(1400)은 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성할 수 있다.
유저 인터페이스(1500)는 사용자와 전자 시스템(1000) 사이의 통신을 중재할 수 있다. 예로서, 유저 인터페이스(1500)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(1500)는 LCD(Liquid Crystal Display) 장치, LED(Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, 스피커, 모터 등과 같은 출력 인터페이스를 포함할 수 있다.
버스(1600)는 전자 시스템(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(1000)의 구성 요소들은 버스(1600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예로서, 버스 포맷은 USB, SCSI(Small Computer System Interface), PCIe, M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), EIDE(Enhanced IDE), NVMe(Nonvolatile Memory Express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 클럭 신호의 엣지에 응답하여 입력 신호를 샘플함으로써, 제1 샘플링 신호를 생성하는 제1 샘플러;
    상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하는 제1 비교기;
    상기 제1 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호를 생성하는 아날로그 뱅뱅 위상 검출기; 및
    상기 제1 검출 신호에 따라 상기 클럭 신호의 주파수를 변경하는 디지털 제어 발진기를 포함하는 것을 특징으로 하는 전자 장치.
  2. 청구항 1에 있어서,
    상기 제1 검출 신호는,
    써모미터 코드(thermometer code) 정보에 대응되는 업카운트 전압 레벨 또는 다운카운트 전압 레벨을 가지고,
    상기 디지털 제어 발진기는,
    상기 써모미터 코드 정보를 저장하는 캐패시터 뱅크를 포함하는 것을 특징으로 하는 전자 장치.
  3. 청구항 1에 있어서,
    상기 전자 장치는,
    상기 클럭 신호와 반대인 위상을 갖는 인버티드 클럭 신호의 엣지에 응답하여 입력 신호를 샘플함으로써 제2 샘플링 신호를 생성하는 제2 샘플러;
    상기 제2 샘플링 신호의 전압 레벨과 상기 레퍼런스 전압 레벨을 비교하여 제2 논리 결정 신호를 생성하는 제2 비교기; 및
    선택 신호에 응답하여 상기 제1 논리 결정 신호 및 상기 제2 논리 결정 신호 중 어느 하나를 선택하는 선택기를 더 포함하고,
    상기 아날로그 뱅뱅 위상 검출기는,
    상기 제1 논리 결정 신호가 선택된 경우 상기 제1 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 상기 제1 검출 신호를 생성하고, 상기 제2 논리 결정 신호가 선택된 경우 상기 제1 논리 결정 신호의 연속된 샘플들 및 상기 제2 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 상기 제1 검출 신호를 생성하는 것을 특징으로 하는 전자 장치.
  4. 청구항 1에 있어서,
    상기 전자 장치는,
    상기 클럭 신호의 위상을 조절하여 다중 위상 클럭 신호(multi phase clock signal)를 생성하는 위상 보간기;
    선택 신호에 응답하여 상기 클럭 신호 및 상기 다중 위상 클럭 신호 중 어느 하나를 선택하는 선택기; 및
    상기 선택기에의해 선택된 신호의 주파수를 분주하여 분주 클럭 신호를 출력하는 클럭 분주기를 더 포함하는 것을 특징으로 하는 전자 장치.
  5. 청구항 1에 있어서,
    상기 전자 장치는,
    상기 제1 샘플링 신호를 샘플링하여 딜레이 샘플링 신호를 생성하는 제2 샘플러;
    상기 딜레이 샘플링 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기; 및
    상기 디지털 신호에 대한 신호 처리를 하여 출력 신호를 생성하는 디지털 신호 처리기를 더 포함하는 것을 특징으로 하는 전자 장치.
  6. 청구항 5에 있어서,
    상기 전자 장치는,
    상기 제1 검출 신호의 타이밍을 정렬하여 정렬 검출 신호 생성하고, 상기 정렬 검출 신호를 상기 디지털 신호 처리기로 제공하는 리타이머를 더 포함하고,
    상기 디지털 신호 처리기는,
    상기 정렬 검출 신호를 로우 패스 필터링하여 필터링 검출 신호를 생성하고, 상기 필터링 검출 신호를 상기 디지털 제어 발진기로 제공하는 디지털 루프 필터를 포함하는 것을 특징으로 하는 전자 장치.
  7. 청구항 6에 있어서,
    상기 필터링 검출 신호는,
    바이너리 코드(binary code) 정보에 대응되는 바이너리 전압 레벨을 가지고,
    상기 디지털 제어 발진기는,
    상기 바이너리 코드 정보를 저장하는 캐패시터 뱅크를 포함하는 것을 특징으로 하는 전자 장치.
  8. 청구항 6에 있어서,
    상기 전자 장치는,
    일단이 상기 아날로그 뱅뱅 위상 검출기에 전기적으로 연결되고, 타단이 상기 디지털 제어 발진기와 전기적으로 연결되며, 동작 모드 신호에 따라 상기 아날로그 뱅뱅 위상 검출기와 상기 디지털 제어 발진기 간의 전기적 연결을 전환하는 스위치를 더 포함하는 것을 특징으로 하는 전자 장치.
  9. 청구항 8에 있어서,
    상기 디지털 제어 발진기는,
    상기 동작 모드 신호가 이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨인 경우 상기 제1 검출 신호 및 상기 필터링 검출 신호에 대응되는 주파수 시프트량만큼 주파수가 시프트된 클럭 신호를 생성하는 것을 특징으로 하는 전자 장치.
  10. 청구항 8에 있어서,
    상기 디지털 제어 발진기는,
    상기 동작 모드 신호가 단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨인 경우 상기 필터링 검출 신호에 대응되는 주파수 시프트량만큼 주파수가 시프트된 클럭 신호를 생성하는 것을 특징으로 하는 전자 장치.
  11. 청구항 6에 있어서,
    상기 디지털 신호 처리기는,
    상기 디지털 신호의 성분들의 감쇄를 균등화하여 균등화 디지털 신호를 생성하는 이퀄라이저;
    상기 균등화 디지털 신호와 상기 디지털 신호의 위상차를 검출하고, 상기 위상차에 대응되는 제2 검출 신호를 생성하는 위상 검출기; 및
    선택 신호에 응답하여 상기 제2 검출 신호 및 상기 정렬 검출 신호 중 어느 하나를 상기 디지털 루프 필터로 제공하는 선택기를 더 포함하는 것을 특징으로 하는 전자 장치.
  12. 아날로그 뱅뱅 위상 검출기를 포함하는 전자 장치의 동작 방법에 있어서,
    클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성하는 단계;
    상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하는 단계;
    상기 아날로그 뱅뱅 위상 검출기를 이용해 상기 제1 논리 결정 신호의 연속된 샘플들간 XOR(Exclusive OR) 연산을 수행하여 제1 검출 신호를 생성하는 단계; 및
    상기 제1 검출 신호에 따라 상기 클럭 신호의 주파수를 변경하는 단계를 포함하는 것을 특징으로 하는 전자 장치의 동작 방법.
  13. 청구항 12에 있어서,
    상기 전자 장치의 동작 방법은,
    상기 클럭 신호와 반대인 위상을 갖는 인버티드 클럭 신호의 엣지에 응답하여, 입력 신호를 샘플함으로써 제2 샘플링 신호를 생성하는 단계;
    상기 제2 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제2 논리 결정 신호를 생성하는 단계; 및
    선택 신호에 응답하여 상기 제1 논리 결정 신호 및 상기 제2 논리 결정 신호 중 어느 하나를 상기 아날로그 뱅뱅 위상 검출기로 제공하는 단계를 더 포함하는 것을 특징으로 하는 전자 장치의 동작 방법.
  14. 청구항 12에 있어서,
    상기 전자 장치의 동작 방법은,
    상기 클럭 신호의 위상을 조절하여 다중 위상 클럭 신호(multi phase clock signal)를 생성하는 단계; 및
    상기 클럭 신호 및 상기 다중 위상 클럭 신호 중 어느 하나의 주파수를 분주하여 분주 클럭 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 전자 장치의 동작 방법.
  15. 청구항 12에 있어서,
    상기 장치의 동작 방법은,
    상기 제1 샘플링 신호를 샘플링하여 딜레이 샘플링 신호를 생성하는 단계;
    상기 딜레이 샘플링 신호를 디지털 신호로 변환하는 단계; 및
    상기 디지털 신호에 대한 신호 처리를 하여 출력 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 전자 장치의 동작 방법
  16. 청구항 12에 있어서,
    상기 전자 장치의 동작 방법은,
    상기 제1 검출 신호의 타이밍을 정렬하여 정렬 검출 신호 생성하는 단계; 및
    상기 정렬 검출 신호를 로우 패스 필터링하여 필터링 검출 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 전자 장치의 동작 방법.
  17. 청구항 16에 있어서,
    동작 모드 신호는,
    이중 제어 모드에 대응되는 이중 제어 모드 전압 레벨이고,
    상기 클럭 신호를 생성하는 단계는,
    상기 제1 검출 신호 및 상기 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성하는 것을 특징으로 하는 전자 장치의 동작 방법.
  18. 청구항 16에 있어서,
    동작 모드 신호는,
    단일 제어 모드에 대응되는 단일 제어 모드 전압 레벨이고,
    상기 클럭 신호를 생성하는 단계는,
    상기 필터링 검출 신호에 따라 주파수가 조절된 클럭 신호를 생성하는 것을 특징으로 하는 전자 장치의 동작 방법.
  19. 외부 시스템으로부터 입력 신호를 수신하도록 구성된 통신 블록;
    전자 시스템의 산술 또는 논리 연산을 처리하는 메인 프로세서를 포함하고,
    상기 통신 블록은,
    클럭 신호의 엣지에 응답하여, 상기 입력 신호를 샘플함으로써 제1 샘플링 신호를 생성하고, 상기 제1 샘플링 신호의 전압 레벨과 레퍼런스 전압 레벨을 비교하여 제1 논리 결정 신호를 생성하고, 상기 제1 논리 결정 신호에 기초하여 제1 검출 신호를 생성하고, 상기 제1 검출 신호에 따라 주파수가 조절된 상기 클럭 신호를 생성하는 것을 특징으로 하는 전자 시스템.
  20. 청구항 19에 있어서,
    상기 통신 블록은,
    상기 제1 검출 신호의 타이밍을 정렬하여 정렬 검출 신호 생성하고, 상기 정렬 검출 신호를 로우 패스 필터링하여 필터링 검출 신호를 생성하는 것을 특징으로 하는 전자 시스템.

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