CN118101154A - 电子装置、其操作方法和电子系统 - Google Patents

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Abstract

提供了电子装置、其操作方法和电子系统。所述电子装置包括：第一采样电路，所述第一采样电路被配置为通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号；第一比较器，所述第一比较器被配置为通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；模拟bang‑bang相位检测器，所述模拟bang‑bang相位检测器被配置为通过对所述第一逻辑判定信号的连续样本执行异或(XOR)运算来生成第一检测信号；以及数字控制振荡器，所述数字控制振荡器被配置为根据所述第一检测信号改变所述时钟信号的频率。

Description

电子装置、其操作方法和电子系统
相关申请的交叉引用
本申请要求于2022年11月28日在韩国知识产权局提交的韩国专利申请No.10-2022-0162030的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
本发明构思涉及电子装置和/或该电子装置的操作方法，所述电子装置被配置为基于模拟输入信号恢复数字时钟信号。
背景技术
接收装置可以采用时钟和数据恢复(clock and data recovery，CDR)电路从接受自发送装置的数据信号中恢复时钟信号，而不是直接从发送装置接收时钟信号。CDR电路有助于降低发送装置与接收装置之间通信信道的复杂性，并且提高通信速率。
时钟信号可以与电子装置的操作相关，因此使用CDR电路来准确地恢复时钟信号是重要的。然而，诸如通信速率的提高和CDR电路尺寸的减小等各种因素使得恢复时钟信号变得更困难。此外，由于电路设计采用多条通信线路和多个时钟信号以便进一步提高通信速率和快速交换大量数据，使得更难以准确地处理时钟信号。
在时钟信号恢复过程期间，使用诸如均衡器的组件会增加恢复时钟信号所必需的延时(latency)。术语“延时”可以指接收装置从接收的数据信号中恢复时钟信号所必需的时间。由于稳定性问题，长延时会使得难以增大电子装置的带宽。因此，为了开发具有宽带宽的电子装置，已经研究了减少恢复时钟信号所必需的延时的方法。
发明内容
本发明构思提供了一种通过减少从模拟输入信号中恢复时钟信号时的延时而具有宽带宽的电子装置。
根据本发明构思的一个方面，一种电子装置包括：第一采样电路，所述第一采样电路被配置为通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号；第一比较器，所述第一比较器被配置为通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；模拟bang-bang相位检测器，所述模拟bang-bang相位检测器被配置为通过对所述第一逻辑判定信号的连续样本执行异或运算(XOR)运算来生成第一检测信号；以及数字控制振荡器，所述数字控制振荡器被配置为根据所述第一检测信号改变所述时钟信号的频率。
根据本发明构思的另一方面，一种包括模拟bang-bang相位检测器的电子装置的操作方法包括：通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号；通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；通过所述模拟bang-bang相位检测器对所述第一逻辑判定信号的连续样本执行XOR运算来生成第一检测信号；以及根据所述第一检测信号改变所述时钟信号的频率。
根据本发明构思的另一方面，一种电子系统包括：通信块，所述通信块被配置为从所述电子系统外部的系统接收输入信号；以及主处理器，所述主处理器被配置为处理所述电子系统中的算术运算或逻辑运算中的至少一种，其中，所述通信块被配置为：通过响应于时钟信号的边沿对所述输入信号进行采样来生成第一采样信号；通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；基于所述第一逻辑判定信号生成第一检测信号；以及生成频率根据所述第一检测信号被调整的时钟信号。
附图说明
根据结合附图进行的以下详细描述，将更清楚地理解一些示例实施例：
图1是例示了根据示例实施例的电子装置之间的通信环境的图；
图2是例示了根据示例实施例的电子装置的框图；
图3是例示了根据示例实施例的电子装置的操作方法的流程图；
图4是例示了根据另一示例实施例的电子装置的框图；
图5是例示了根据另一示例实施例的电子装置的操作方法的流程图；
图6是例示了根据另一示例实施例的电子装置的框图；
图7A和图7B是例示了根据示例实施例的数据时钟和边沿时钟的时序图；
图8是例示了根据示例实施例的比较器的操作的图；
图9A和图9B是例示了根据示例实施例的模拟砰砰(bang-bang)相位检测器的操作的图；
图10是例示了根据示例实施例的第一检测信号的图；
图11是例示了根据示例实施例的数字控制振荡器的图；
图12是例示了根据示例实施例的抖动振幅和抖动频率的图；
图13是例示了根据示例实施例的数字信号的图；以及
图14是例示了根据示例实施例的电子系统的图。
具体实施方式
在下文中，将参考附图描述各种示例实施例。
图1是例示根据示例实施例的电子装置之间的通信环境100的示意图。
电子装置之间的通信环境100可以包括第一电子装置110、第二电子装置120和通信信道130。
图1所示的第一电子装置110和第二电子装置120可以是各种类型的电子装置。例如，第一电子装置110和第二电子装置120中的每一者可以是台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、电动车辆、工作站和服务器系统中的一者。然而，发明构思不限于此，并且第一电子装置110和第二电子装置120可以被配置为能够彼此通信的任意电子装置。在一些示例实施例中，第一电子装置110可以被称为发送装置，第二电子装置120可以被称为接收装置。
第一电子装置110可以通过通信信道130与第二电子装置120进行通信。第一电子装置110可以包括发送器(Tx)111。数据信号DATA可以包括在第一电子装置110内部生成的被发送到第二电子装置120的传输数据TxDATA。例如，发送器111可以响应于传输时钟信号TxCLK来输出数据信号DATA。从发送器111输出的数据信号DATA可以通过通信信道130被提供给第二电子装置120。
发送器111可以包括各种硬件电路(例如，放大电路、调制电路、译码器电路等)，以输出与传输数据TxDATA相对应的信号。
可以根据取决于通信信道130类型的各种接口协议中的一种或更多种接口协议，来配置发送器111。例如，发送器111可以支持诸如以下的各种通信协议中的至少一种：快外围组件互连(PCIe)、无线保真(Wi-Fi)、射频识别(RFID)、蓝牙、长期演进(LTE)、新无线电(NR)等。
通信信道130可以是用于第一电子装置110与第二电子装置120之间进行有线通信和/或无线通信的有线信道(例如，电线、电缆等)和/或无线信道(例如，空气、水等)。
第二电子装置120可以包括模拟前端121、模数转换器122、数字信号处理器123、数字控制振荡器124和模拟bang-bang相位检测器(analog bang-bang phase detector)125。
模拟前端121可以包括放大器电路等。模拟前端121可以通过放大经由通信通道130接收的数据信号DATA，生成要被提供给模数转换器122的模拟输入信号INPUT。
模数转换器122可以通过对模拟输入信号INPUT进行采样，生成采样信号。模数转换器122可以通过将采样信号的电压电平与参考电压电平进行比较，生成逻辑判定信号(logic decision signal)LDS。例如，当参考电压电平是0[V]并且采样信号的电压电平是+1[V]时，因为采样信号的电压电平高于参考电压电平，所以模数转换器122可以生成与高逻辑电平相对应的逻辑判定信号LDS。另外，当参考电压电平是0[V]并且采样信号的电压电平是-1[V]时，因为采样信号的电压电平低于参考电压电平，所以模数转换器122可以生成与低逻辑电平相对应的逻辑判定信号LDS。另外，模数转换器122可以通过对采样信号进行重采样(re-sampling)，生成数字信号DIGITAL。
通过逻辑判定信号LDS的连续样本之间的异或(XOR)运算，模拟bang-bang相位检测器125可以生成检测信号DS。将参考图9A和图9B描述模拟bang-bang相位检测器125的操作。
数字信号处理器123可以对从模拟bang-bang相位检测器125接收到的检测信号DS进行低通滤波，以生成滤波后的检测信号FDS。数字信号处理器123也可以生成输出信号OUT，该输出信号OUT包括从模数转换器122接收到的数字信号DIGITAL或从数字控制振荡器124接收到的时钟信号CLK。
数字控制振荡器124可以生成频率根据从模拟bang-bang相位检测器125接收到的检测信号DS或从数字信号处理器123接收到的滤波后的检测信号FDS被改变的时钟信号CLK。
如上所述，第二电子装置120可以基于从第一电子装置110接收到的数据信号DATA，生成与传输时钟信号TxCLK相对应的时钟信号CLK。
图2例示了根据示例实施例的电子装置200的框图。在以下对图2的描述中，省略了参考图1描述的内容。
参考图2，电子装置200可以包括模数转换器210、模拟bang-bang相位检测器220和数字控制振荡器230。
模数转换器210可以包括采样器211和比较器212。
采样器211可以通过响应于时钟信号CLK的边沿对输入信号INPUT进行采样来生成采样信号SAMP。输入信号INPUT可以通过模拟前端(例如，参考图1所示的模拟前端121)被提供给采样器211。采样器211可以是跟踪和保持电路，该跟踪和保持电路被配置为对输入信号INPUT进行采样，然后在预定时钟周期内输出与输入信号INPUT具有相同电压电平或基本相同电压电平的信号。
比较器212可以通过将采样信号SAMP的电压电平与参考电压电平进行比较，来生成逻辑判定信号LDS。比较器212可以通过将采样信号SAMP的电压电平与参考电压电平进行比较，生成与高电平或低电平相对应的逻辑判定信号LDS。例如，当参考电压电平是0[V]并且采样信号SAMP的电压电平是+1[V]时，由于采样信号SAMP的电压电平高于参考电压电平，因而比较器212可以生成与高逻辑电平相对应的逻辑判定信号LDS。另外，当参考电压电平是0[V]并且采样信号SAMP的电压电平是-1[V]时，由于采样信号SAMP的电压电平低于参考电压电平，所以比较器212可以生成与低逻辑电平相对应的逻辑判定信号LDS。然而，这仅仅是示例，在其他示例实施例中，可以不同地设置参考电压电平。另外，当采样信号SAMP的电压电平高于参考电压电平时，比较器212可以生成与低逻辑电平相对应的逻辑判定信号LDS。类似地，当采样信号SAMP的电压电平低于参考电压电平时，比较器212可以生成与高逻辑电平相对应的逻辑判定信号LDS。
如上所述，模拟bang-bang相位检测器220可以通过对逻辑判定信号LDS的连续样本执行XOR运算，生成检测信号DS。检测信号DS可以指示时钟信号CLK比输入信号INPUT快还是慢。
数字控制振荡器230可以生成其频率随着检测信号DS而变化的时钟信号CLK。例如，当检测信号DS对应于慢时钟信号CLK时，数字控制振荡器230根据检测信号DS生成频率被提高的时钟信号CLK。另外，当检测信号DS对应于快时钟信号CLK时，数字控制振荡器230根据检测信号DS生成频率被降低的时钟信号CLK。
如上所述，电子装置200可以通过调整由数字控制振荡器230输出的频率，基于输入信号INPUT恢复时钟信号CLK。
图3是例示根据示例实施例的电子装置的操作方法的流程图。
在操作S110中，电子装置可以通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号。例如，电子装置可以通过响应于时钟信号的上升沿对输入信号进行采样来生成第一采样信号。例如，当时钟信号在时间t1具有上升沿并且输入信号在时间t1具有第一电压电平时，电子装置可以生成具有第一电压电平的第一采样信号。
在操作S120中，电子装置可以通过将第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号。电子装置可以通过将第一采样信号的电压电平与参考电压电平进行比较来生成与高电平或低电平相对应的第一逻辑判定信号。例如，当第一采样信号的电压电平高于参考电压电平时，电子装置可以生成与高逻辑电平相对应的第一逻辑判定信号。另外，当第一采样信号的电压电平低于参考电压电平时，电子装置可以生成与低逻辑电平相对应的第一逻辑判定信号。
在操作S130中，电子装置通过使用模拟bang-bang相位检测器对第一逻辑判定信号的连续样本执行XOR运算，可以生成第一检测信号。第一检测信号可以指示时钟信号是快还是慢。
在操作S140中，电子装置可以根据第一检测信号改变时钟信号的频率。例如，当第一检测信号对应于慢时钟信号时，电子装置可以根据第一检测信号生成频率被提高的时钟信号。另外，当第一检测信号对应于快时钟信号时，电子装置可以根据第一检测信号生成频率被降低的时钟信号。
在一些示例实施例中，操作方法还可以包括：通过响应于反相时钟信号的边沿对输入信号进行采样，生成第二采样信号，其中反相时钟信号的相位与时钟信号的相位相反；通过将第二采样信号的电压电平与参考电压电平进行比较来生成第二逻辑判定信号；以及响应于选择信号，将第一逻辑判定信号和第二逻辑判定信号的其中之一提供给模拟bang-bang相位检测器。
在其他示例实施例中，操作方法还可以包括：通过调整时钟信号的相位生成多相(multi-phase)时钟信号；以及通过对时钟信号和多相时钟信号中的任一者的频率进行分频来生成分频时钟信号。
在其他示例实施例中，操作方法还可以包括：通过对第一采样信号进行采样来生成延迟的采样信号；将延迟的采样信号转换成数字信号；以及通过处理该数字信号来生成输出信号。
图4是例示了根据另一示例实施例的电子装置400的框图。在以下对图4的描述中，省略了参考图1和图2描述的内容。
参考图4，电子装置400可以包括模数转换器410、数字信号处理器420、模拟bang-bang相位检测器430、重定时器(re-timer)440和数字控制振荡器450。
与参考图2描述的电子装置200相比较，图4所示的电子装置400还可以包括数字信号处理器420和重定时器440。
模数转换器410可以包括第一采样器411、信号转换器412和比较器413。
第一采样器411通过响应于时钟信号CLK的边沿对输入信号INPUT进行采样，可以生成采样信号SAMP。
信号转换器412的数目可以是1或更多，例如M(其中M可以是大于或等于1的自然数)。每个信号转换器412可以包括第二采样器412_1a和子模数转换器(sub-analog-to-digital converter，Sub-ADC)412_2a。第二采样器412_1a通过以子模数转换器412_2a的工作速率对采样信号SAMP进行延迟，可以生成延迟的采样信号SAMP。子模数转换器412_2a可以将延迟的采样信号SAMP转换成数字信号DIGITAL。与采样信号SAMP相对应的时钟速率可以不同于子模数转换器412_2a工作的速率。例如，M可以是4，并且与采样信号SAMP相对应的时钟速率可以是子模数转换器412_2a工作速率的四倍。在一些示例实施例中，第二采样器412_1a通过使采样信号SAMP延迟4倍来生成延迟的采样信号。4个子模数转换器412_2a中的每一者均可以将延迟的采样信号转换成数字信号DIGITAL。数字信号DIGITAL可以指通过将输入信号INPUT(模拟信号)转换成数字值而获得的信号。
比较器413通过将采样信号SAMP的电压电平与参考电压电平进行比较，可以生成逻辑判定信号LDS。
模拟bang-bang相位检测器430可以通过逻辑判定信号LDS的连续样本之间的XOR运算，来生成检测信号DS。模拟bang-bang相位检测器430可以将检测信号DS提供给数字控制振荡器450和重定时器440。
重定时器440可以通过使检测信号DS的时序对齐来生成对齐后的检测信号ADS。如图10所示，在输入信号INPUT被转换成数字信号DIGITAL的同时，检测信号DS可以由模拟bang-bang相位检测器430顺序地输出。顺序输出的检测信号DS可以被对齐，使得顺序输出的检测信号DS可以通过数字环路滤波器421。重定时器440通过使顺序输出的检测信号DS的时序对齐为像同时输出的信号，可以生成对齐的检测信号ADS。
数字信号处理器420可以包括数字环路滤波器421。数字环路滤波器421可以对从重定时器440接收的对齐的检测信号ADS执行低通滤波，以生成滤波的检测信号FDS。另外，数字信号处理器420可以生成输出信号OUT，该输出信号OUT包括从模数转换器410接收的数字信号DIGITAL和从数字控制振荡器450接收的时钟信号CLK。
数字控制振荡器450可以生成频率根据检测信号DS和滤波后的检测信号FDS而变化的时钟信号CLK。例如，当检测信号DS对应于将时钟信号CLK的频率提高2MHz并且滤波后的检测信号FDS对应于将时钟信号CLK的频率提高1MHz时，数字控制振荡器450可以将时钟信号CLK的频率提高总共3MHz并且可以输出时钟信号CLK。
图5是例示根据另一示例实施例的电子装置的操作方法的流程图。可以参考图3和图4描述图5。可以在图3的操作S130之后执行图5的操作S210至操作S242。换句话说，图5的操作S210之前的操作可以与图3的操作S110至S130重叠，因此从图5中省略。
在操作S210中，电子装置可以通过对齐第一检测信号的时序来生成对齐后的检测信号。如图10所示，在输入信号被转换成数字信号的同时，第一检测信号可以由模拟bang-bang相位检测器顺序地输出。电子装置通过使顺序输出的检测信号的时序对齐为像同时输出的信号，可以生成对齐的检测信号。
在操作S220中，电子装置可以对对齐的检测信号执行低通滤波以生成滤波的检测信号。
如上所述，因为电子装置对对齐的检测信号执行低通滤波，所以频率高于特定值的信号可以被衰减，以去除噪声分量并且抑制或防止时钟信号的频率突变。
在操作S231中，电子装置可以确定操作模式信号(operation mode signal)是否具有与双控制模式(dual control mode)相对应的双控制模式电压电平。当操作模式信号具有与双控制模式相对应的双控制模式电压电平时，可以执行操作S241，当操作模式信号不具有双控制模式电压电平时，可以执行操作S232。
在操作S241中，电子装置生成的时钟信号的频率可以根据第一检测信号和滤波后的检测信号而调整。例如，当第一检测信号对应于将时钟信号的频率提高2MHz并且滤波后的检测信号对应于将时钟信号的频率提高1MHz时，数字控制振荡器可以将时钟信号的频率提高总共3MHz并且可以输出时钟信号。
在操作S232中，电子装置可以确定操作模式信号是否具有与单控制模式(singlecontrol mode)相对应的单控制模式电压电平。当操作模式信号具有与单控制模式相对应的单控制模式电压电平时，可以执行操作S242，当操作模式信号不具有与单控制模式相对应的单控制模式电压电平时，可以终止当前实施例的操作方法。
在操作S242中，电子装置可以生成其频率根据滤波后的检测信号而调整的时钟信号。例如，当滤波后的检测信号对应于将时钟信号的频率提高1MHz时，数字控制振荡器可以将时钟信号的频率提高1MHz并且可以输出时钟信号。
如上所述，电子装置通过根据操作模式信号的电压电平来调整时钟信号的频率，可以恢复与输入信号相对应的时钟信号。
图6是例示根据另一示例实施例的电子装置600的框图。在以下对图6的描述中，省略了参考图1至图5描述的内容。
参考图6，电子装置600可以包括模数转换器(ADC)610a、数字信号处理器(DSP)620、第一选择器630、数字控制振荡器640、相位插值器650、第二选择器660、模拟bang-bang相位检测器670、重定时器680和开关690。这里，模数转换器610a的数目可以是N(N是大于或等于1的自然数)。
与图4所示的电子装置400相比较，图6所示的电子装置600还可以包括第一选择器630、相位插值器650、第二选择器660和开关690。
每一个模数转换器610a可以包括第一采样器611a、第二采样器612a、时钟分频器613a、第一比较器615a、第二比较器614a和信号转换器616a。
时钟分频器613a可以将第一选择器630选择的信号的频率进行分频，生成第一分频时钟信号D_CLK1至第三分频时钟信号D_CLK3。时钟分频器613a可以生成具有电子装置600的组件所期望或要求的频率的时钟信号。换句话说，时钟分频器613a可以生成与数字信号处理器620所期望或要求的频率相对应的第一时钟信号D_CLK1、与第一采样器611a所期望或要求的频率相对应的第二时钟信号D_CLK2、与第二采样器612a所期望或要求的频率相对应的第三时钟信号D_CLK3。
第一采样器611a通过响应于第二分频时钟信号D_CLK2的边沿对输入信号INPUT进行采样，可以生成第一采样信号SAMP1。第二分频时钟信号D_CLK2可以是用于对输入信号INPUT的数据进行采样的信号。换句话说，如图7A所示，第二分频时钟信号D_CLK2可以是在顺序输入的信号INPUT的中心处具有上升沿的信号。
第三分频时钟信号D_CLK3可以是用于对输入信号INPUT的边沿进行采样的信号。换句话说，如图7B所示，第三分频时钟信号D_CLK3可以是在顺序输入的信号INPUT的边沿具有上升沿的信号。如图7A和图7B所示，第二分频时钟信号D_CLK2和第三分频时钟信号D_CLK3可以具有相反的相位。因为第三分频时钟信号D_CLK3的相位与第二分频时钟信号D_CLK2的相位相反，所以第三分频时钟信号D_CLK3也可以被称为第二分频时钟信号D_CLK2的反相时钟信号。
在一些示例实施例中，第一采样器611a可以在第二分频时钟信号D_CLK2的上升沿对输入信号INPUT进行采样，并且第二采样器612a可以在第三分频时钟信号D_CLK3的上升沿对输入信号INPUT进行采样。然而，这仅仅是示例。例如，第一采样器611a可以在第二分频时钟信号D_CLK2的下降边沿对输入信号INPUT进行采样，并且第二采样器612a可以在第三分频时钟信号D_CLK3的下降边沿对输入信号INPUT进行采样。
第二采样器612a通过响应于第三分频时钟信号D_CLK3的边沿对输入信号INPUT进行采样，可以生成第二采样信号SAMP2。
第一比较器615a通过将第一采样信号SAMP1的电压电平与参考电压电平进行比较，可以生成第一逻辑判定信号LDS1。
第二比较器614a通过将第二采样信号SAMP2的电压电平与参考电压电平进行比较，可以生成第二逻辑判定信号LDS2。
信号转换器616a的数目可以是1或更大，例如M(其中，M是大于或等于1的自然数)。根据各种示例实施例，信号转换器616a的数目M和模数转换器610a的数目N可以变化。例如，当输入信号INPUT是32位信号并且N是8时，M可以是4。然而，这仅仅是示例，在其他示例实施例中，可以不同地设置M和N的值。
每一个信号转换器616a可以包括第三采样器616a_1a和子模数转换器(Sub-ADC)616a_2a。第三采样器616a_1a可以通过以子模数转换器616a_2a工作的速率使第一采样信号SAMP1延迟，来生成延迟的采样信号。子模数转换器616a_2a可以将延迟的采样信号转换成数字信号DIGITAL。与第一采样信号SAMP1相对应的时钟速率可以不同于子模数转换器616a_2a工作的速率。例如，M可以是4，与第一采样信号SAMP1相对应的时钟速率可以是子模数转换器616a_2a工作的速率的4倍。在一些示例实施例中，第三采样器616a_1a可以通过使第一采样信号SAMP1延迟4倍来生成延迟的采样信号。四个子模数转换器616a_2a中的每一个子模数转换器616a_2a均可以将延迟的采样信号转换成数字信号DIGITAL。数字信号DIGITAL可以是通过将输入信号INPUT(模拟信号)转换成数字值而获得的信号。
模拟bang-bang相位检测器670可以通过第一逻辑判定信号LDS1或第二逻辑判定信号LDS2的连续样本之间的XOR运算，生成第一检测信号DS1。模拟bang-bang相位检测器670可以将第一检测信号DS1提供给数字控制振荡器640和重定时器680。
重定时器680可以通过使第一检测信号DS1的时序对齐来生成对齐后的检测信号ADS。如图10所示，在输入信号INPUT被转换成数字信号的同时，第一检测信号DS1可以由模拟bang-bang相位检测器670顺序地输出。顺序输出的检测信号DS可以被对齐，使得顺序输出的检测信号DS可以通过数字环路滤波器624。重定时器680可以通过使顺序输出的检测信号DS的时序对齐为像同时输出的信号，生成对齐后的检测信号ADS。
数字信号处理器620可以包括均衡器621、相位检测器622、第三选择器623和数字环路滤波器624。
通过对数字信号DIGITAL的分量的频率衰减进行均衡，均衡器621可以生成均衡的数字信号E_DIGITAL。
相位检测器622可以检测均衡的数字信号E_DIGITAL与数字信号DIGITAL之间的相位差，并且可以生成与相位差相对应的第二检测信号DS2。
第三选择器623可以响应于第三选择信号SS3来选择第二检测信号DS2或对齐后的检测信号ADS。驱动电子装置600的处理器(未示出)可以将第三选择信号SS3提供给第三选择器623。当第三选择器623选择第二检测信号DS2时的延时可以不同于当选择对齐后的检测信号ADS时的延时。换句话说，当第三选择器623选择对齐后的检测信号ADS时，不使用均衡器621和相位检测器622，因此可以减少用于生成时钟信号CLK的延时。另外，由于可以减少用于生成时钟信号CLK的延时，因而可以增大电子装置600的带宽。
数字环路滤波器624可以对第三选择器623所选择的信号执行低通滤波，以生成滤波后的检测信号FDS。
数字信号处理器620可以生成输出信号OUT，该输出信号OUT包括从模数转换器610a接收的数字信号DIGITAL和接受自数字控制振荡器640的第一分频时钟信号D_CLK1。
通过调整时钟信号CLK的相位，相位插值器650可以生成多相时钟信号MP_CLK。在一些示例实施例中，电子装置600期望或要求多相时钟信号MP_CLK。例如，当M是4时，电子装置600期望或要求具有四个相位的时钟。在一些示例实施例中，当数字控制振荡器640生成具有两个相位的时钟信号CLK时，相位插值器650可以调整从数字控制振荡器640接收的时钟信号CLK的相位，以生成具有四个相位的多相时钟信号MP_CLK。
第一选择器630可以响应于第一选择信号SS1来选择时钟信号CLK和多相时钟信号MP_CLK其中之一。第一选择信号SS1可以由驱动电子装置600的处理器(未示出)提供给第一选择器630。当数字控制振荡器640生成具有两个相位的时钟信号CLK并且电子装置600基于具有四个相位的时钟信号CLK工作时，第一选择器630可以响应于第一选择信号SS1来选择多相时钟信号MP_CLK。另外，当数字控制振荡器640生成具有两个相位的时钟信号CLK并且电子装置600基于具有两个相位的时钟信号CLK工作时，第一选择器630可以选择时钟信号CLK。
第二选择器660可以响应于第二选择信号SS2来选择第一逻辑判定信号LDS1和第二逻辑判定信号LDS2其中之一。第二选择信号SS2可以由驱动电子装置600的处理器(未示出)提供给第二选择器660。当与输入信号INPUT相对应的频率与第二分频时钟信号D_CLK2的频率的一半一样高时，电子装置600可以不使用第二采样器612a，并且可以通过仅使用第一采样器611a来对输入信号INPUT的数据和边沿进行采样。在一些示例实施例中，第二选择器660可以响应于第二选择信号SS2来选择第一逻辑判定信号LDS1。另外，当与输入信号INPUT相对应的频率等于或高于第二分频时钟信号D_CLK2的频率时，第二选择器660可以选择第二逻辑判定信号LDS2。
开关690的一端可以电连接到模拟bang-bang相位检测器670，另一端可以电连接到数字控制振荡器640。开关690可以根据从处理器(未示出)提供的操作模式信号OMS来切换模拟bang-bang相位检测器670与数字控制振荡器640之间的电连接。当操作模式信号OMS具有与双控制模式相对应的双控制模式电压电平时，开关690可以将模拟bang-bang相位检测器670和数字控制振荡器640彼此电连接。另外，当操作模式信号OMS具有与单控制模式相对应的单控制模式电压电平时，开关690可以将模拟bang-bang相位检测器670和数字控制振荡器640彼此断开电连接。
当数字控制振荡器640输出时钟信号CLK时，时钟信号CLK的频率可以根据操作模式信号OMS而变化。当操作模式信号OMS具有与双控制模式相对应的双控制模式电压电平时，第一检测信号DS1和滤波后的检测信号FDS可以被提供给数字控制振荡器640。数字控制振荡器640生成的时钟信号CLK的频率的偏移量与第一检测信号DS1和滤波后的检测信号FDS相对应。
当操作模式信号OMS具有与单控制模式相对应的单控制模式电压电平时，滤波后的检测信号FDS可以被提供给数字控制振荡器640。数字控制振荡器640可以生成频率根据滤波后的检测信号FDS而变化的时钟信号CLK。
如上所述，当第三选择器623选择对齐后的检测信号ADS时，电子装置600以比当第二检测信号DS2被选择时更低的延时来恢复时钟信号。另外，当电子装置600以低延时恢复时钟信号时，电子装置600的带宽可以增大。
图7A和图7B是例示了根据一些示例实施例的数据时钟和边沿时钟的时序图。
图7A是例示了用于对输入信号INPUT的数据进行采样的数据时钟DATA CLOCK的时序图，图7B是例示了用于对输入信号INPUT的边沿进行采样的边沿时钟EDGE CLOCK的时序图。可以参考图6描述图7A和图7B。
图7A所例示的数据时钟DATA CLOCK可以是周期与输入信号INPUT的周期相同或基本上相同的全速率时钟。根据一些示例实施例，数据时钟DATA CLOCK可以包括多相时钟信号A1、A2、A3和A4。换句话说，图7A所示的数据时钟DATA CLOCK可以包括第一多相时钟信号A1、第二多相时钟信号A2、第三多相时钟信号A3和第四多相时钟信号A4，第一至第四多相时钟信号A1至A4具有全速率时钟的1/4的频率和不同相位。在一些示例实施例中，第一多相时钟信号A1、第二多相时钟信号A2、第三多相时钟信号A3和第四多相时钟信号A4的上升沿可以以1:1的关系对应于数据时钟DATA CLOCK的上升沿。通过用第一多相时钟信号A1、第二多相时钟信号A2、第三多相时钟信号A3和第四多相时钟信号A4实现数据时钟DATA CLOCK，电子装置可以以低时钟速率对输入信号INPUT进行采样。例如，参考图6描述的第二分频时钟信号D_CLK2可以包括第一多相时钟信号A1、第二多相时钟信号A2、第三多相时钟信号A3和第四多相时钟信号A4。也就是说，第二分频时钟信号D_CLK2可以是用于对输入信号INPUT的数据进行采样的信号。
图7B所示的边沿时钟EDGE CLOCK可以是具有与输入信号INPUT相同或基本上相同周期的全速率时钟。根据一些示例实施例，类似数据时钟DATA CLOCK，边沿时钟EDGE CLOCK也可以包括多相时钟信号B1、B2、B3和B4。图7B所示的边沿时钟EDGE CLOCK可以包括第一多相时钟信号B1、第二多相时钟信号B2、第三多相时钟信号B3和第四多相时钟信号B4，第一至第四多相时钟信号B1至B4具有全速率时钟的1/4的频率和不同相位。在一些示例实施例中，第一多相时钟信号B1、第二多相时钟信号B2、第三多相时钟信号B3和第四多相时钟信号B4的上升沿可以以1:1的关系对应于边沿时钟EDGE CLOCK的上升沿。通过用第一多相时钟信号B1、第二多相时钟信号B2、第三多相时钟信号B3和第四多相时钟信号B4实现边沿时钟EDGE CLOCK，电子装置可以以低时钟速率对输入信号INPUT的边沿进行采样。例如，参考图6描述的第三分频时钟信号D_CLK3可以包括第一多相时钟信号B1、第二多相时钟信号B2、第三多相时钟信号B3和第四多相时钟信号B4。也就是说，第三分频时钟信号D_CLK3可以是用于对输入信号INPUT的边沿进行采样的信号。
图8是例示根据示例实施例的比较器212的操作的示意图。可以参考图2描述图8。
参考图8，比较器212可以通过将采样信号SAMP的电压电平与参考电压电平REF进行比较，生成逻辑判定信号LDS。例如，比较器212可以通过将采样信号SAMP的电压电平与参考电压电平REF进行比较，生成与高电平或低电平相对应的逻辑判定信号LDS。例如，当采样信号SAMP的电压电平是P[V]时，因为采样信号SAMP的电压电平高于参考电压电平REF，所以比较器212可以生成与高逻辑电平相对应的逻辑判定信号LDS。另外，当采样信号SAMP的电压电平是Q[V]时，因为采样信号SAMP的电压电平低于参考电压电平REF，所以比较器212可以生成与低逻辑电平相对应的逻辑判定信号LDS。然而，这仅仅是示例，比较器212可以在采样信号SAMP的电压电平高于参考电压电平REF时生成与低逻辑电平相对应的逻辑判定信号LDS，而在采样信号SAMP的电压电平低于参考电压电平REF时生成与高逻辑电平相对应的逻辑判定信号LDS。
图9A和图9B是例示根据实施例的模拟bang-bang相位检测器670的操作的示意图。可以参考图6描述图9A和图9B。图9A示出了模拟bang-bang相位检测器670降低时钟信号CLK的频率的示例，图9B示出了模拟bang-bang相位检测器670提高时钟信号CLK的频率的示例。图9A所示的数据时钟DATA CLOCK可以对应于图6所示的第二分频时钟信号D_CLK2，并且图9A所示的边沿时钟EDGE CLOCK可以对应于图6所示的第三分频时钟信号D_CLK3。在图9A和图9B中，假定图6所示的第二选择器660响应于第二选择信号SS2选择第二逻辑判定信号LDS2。
在图9A中的T1，第二采样器612a可以响应于边沿时钟EDGE CLOCK的上升沿来生成与0相对应的第二采样信号SAMP2。第二比较器614a可以将第二采样信号SAMP2与参考电压电平进行比较，并且当第二采样信号SAMP2的电压电平低于参考电压电平时，第二比较器614a可以生成与低逻辑电平相对应的第二逻辑判定信号LDS2。类似地，第二采样器612a可以在T3、T7和T9生成与1相对应的第二采样信号SAMP2，并且第二比较器614a可以生成与高逻辑电平相对应的第二逻辑判定信号LDS2。另外，第二采样器612a可以在T5生成与0相对应的第二采样信号SAMP2，并且第二比较器614a可以生成与低逻辑电平相对应的第二逻辑判定信号LDS2。换句话说，第二逻辑判定信号LDS2在T1、T3、T5、T7和T9的连续样本可以是01011(其中0对应于低逻辑电平，而1对应于高逻辑电平)。
在图9A中的T2，第一采样器611a可以响应于数据时钟DATA CLOCK的上升沿来生成与1相对应的第一采样信号SAMP1。第一比较器615a可以将第一采样信号SAMP1与参考电压电平进行比较，并且当第一采样信号SAMP1的电压电平高于参考电压电平时，第一比较器615a可以生成与高逻辑电平相对应的第一逻辑判定信号LDS1。类似地，在T6和T8，第一采样器611a可以生成与1相对应的第一采样信号SAMP1，并且第一比较器615a可以生成与高逻辑电平相对应的第一逻辑判定信号LDS1。另外，在T4，第一采样器611a可以生成与0相对应的第一采样信号SAMP1，并且第一比较器615a可以生成与低逻辑电平相对应的第一逻辑判定信号LDS1。换句话说，第一逻辑判定信号LDS1在T2、T4、T6和T8的连续样本可以是1011(其中0对应于低逻辑电平，而1对应于高逻辑电平)。
在一些示例实施例中，通过第一逻辑判定信号LDS1的连续样本与第二逻辑判定信号LDS2的连续样本之间的XOR运算，模拟bang-bang相位检测器670可以生成第一检测信号DS1。例如，0101(其是对应于T1、T3、T5和T7的第二逻辑判定信号LDS2)与1011(其是对应于T2、T4、T6和T8的第一逻辑判定信号LDS1)之间的XOR运算可以生成1110(其是第一检测信号DS1)。对应于1的第一检测信号DS1可以被称为向下检测(down-detection)信号，该向下检测信号可以指示由于数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率高于输入信号INPUT的频率，所以数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率将被降低。另外，对应于0的第一检测信号DS1可以被称为向上检测(up-detection)信号，该向上检测信号可以指示由于数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率低于输入信号INPUT的频率，因而数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率将被提高。结果，模拟bang-bang相位检测器670可以顺序地输出第一检测信号DS1，即1110，因此时钟信号CLK的频率可以降低2个单位(2units)。可以根据不同的示例实施例来不同地设置据此改变时钟信号CLK的频率的单位的大小。
在一些示例实施例中，对应于T1、T3、T5和T7的第二逻辑判定信号LDS2与对应于T2、T4、T6和T8的第一逻辑判定信号LDS1之间的XOR运算作为示例被描述。然而，这仅仅是示例。例如，可以通过对应于T3、T5、T7和T9的第二逻辑判定信号LDS2以及对应于T2、T4、T6和T8的第一逻辑判定信号LDS1之间的XOR运算来生成第一检测信号DS1。然而，在一些示例实施例中，对应于0的第一检测信号DS1可以被称为向下检测信号，而对应于1的第一检测信号DS1可以被称为向上检测信号。
在图9B中的T1'，第二采样器612a可以响应于边沿时钟EDGE CLOCK的上升沿来生成与1相对应的第二采样信号SAMP2。第二比较器614a可以将第二采样信号SAMP2与参考电压电平进行比较，并且当第二采样信号SAMP2的电压电平高于参考电压电平时，第二比较器614a可以生成与高逻辑电平相对应的第二逻辑判定信号LDS2。类似地，在T5'和T7'，第二采样器612a可以生成与1相对应的第二采样信号SAMP2，并且第二比较器614a可以生成与高逻辑电平相对应的第二判定信号LDS2。另外，在T3'和T9'，第二采样器612a可以生成与0相对应的第二采样信号SAMP2，并且第二比较器614a可以生成与低逻辑电平相对应的第二逻辑判定信号LDS2。换句话说，第二逻辑判定信号LDS2在T1'、T3'、T5'、T7'和T9'的连续样本可以是10110(其中0对应于低逻辑电平，而1对应于高逻辑电平)。
在图9B中的T2'，第一采样器611a可以响应于数据时钟DATA CLOCK的上升沿来生成与1相对应的第一采样信号SAMP1。第一比较器615a可以将第一采样信号SAMP1与参考电压电平进行比较，并且当第一采样信号SAMP1的电压电平高于参考电压电平时，第一比较器615a可以生成与高逻辑电平相对应的第一逻辑判定信号LDS1。类似地，在T6'和T8'，第一采样器611a可以生成与1相对应的第一采样信号SAMP1，并且第一比较器615a可以生成与高逻辑电平相对应的第一逻辑判定信号LDS1。另外，在T4'，第一采样器611a可以生成与0相对应的第一采样信号SAMP1，并且第一比较器615a可以生成与低逻辑电平相对应的第一逻辑判定信号LDS1。换句话说，第一逻辑判定信号LDS1在T2'、T4'、T6'和T8'的连续样本可以是1011(其中0对应于低逻辑电平，而1对应于高逻辑电平)。
在一些示例实施例中，模拟bang-bang相位检测器670可以通过第一逻辑判定信号LDS1的连续样本与第二逻辑判定信号LDS2的连续样本之间的XOR运算来生成第一检测信号DS1。例如，1011(其是对应于T1'、T3'、T5'和T7'的第二逻辑判定信号LDS2)与1011(其是对应于T2'、T4'、T6'和T8'的第一逻辑判定信号LDS1)之间的XOR运算可以生成0000作为第一检测信号DS1。对应于1的第一检测信号DS1可以被称为向下检测信号，该向下检测信号可以指示因为数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率高于输入信号INPUT的频率，所以数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率将被降低。另外，对应于0的第一检测信号DS1可以被称为向上检测信号，该向上检测信号指示因为数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率低于输入信号INPUT的频率，所以数据时钟DATA CLOCK和边沿时钟EDGE CLOCK的频率将被提高。因此，模拟bang-bang相位检测器670可以顺序地输出第一检测信号DS1，即0000，因此时钟信号CLK的频率可以降低4个单位。
在一些示例实施例中，对应于T1'、T3'、T5'和T7'的第二逻辑判定信号LDS2与对应于T2'、T4'、T6'和T8'的第一逻辑判定信号LDS1之间的XOR运算作为示例被描述。然而，这仅仅是示例。例如，可以通过对应于T3'、T5'、T7'和T9'的第二逻辑判定信号LDS2与对应于T2'、T4'、T6'和T8'的第一逻辑判定信号LDS1之间的XOR运算来生成第一检测信号DS1。然而，在一些示例实施例中，对应于0的第一检测信号DS1可以被称为向下检测信号，而对应于1的第一检测信号DS1可以被称为向上检测信号。
图10是例示了根据示例实施例的第一检测信号的示意图。
可以参考图6、图9A和图9B描述图10。图10例示了随着时间的第一检测信号DS1，并且第一检测信号DS1可以被称为向上检测信号或向下检测信号。如在上面参考图9A和图9B所描述的，模拟bang-bang相位检测器670可以通过第一逻辑判定信号LDS1与第二逻辑判定信号LDS2之间的XOR运算来顺序地生成第一检测信号DS1。尽管图10例示了第一检测信号DS1被输出总共16次，但是这仅仅是示例，并且示例实施例不限于此。
图11是例示了根据示例实施例的数字控制振荡器640的示意图。
参考图11，数字控制振荡器640可以包括电感器641、第一电容器组642、第二电容器组643和Gm单元644。图11所示的数字控制振荡器640可以被称为LC-数字控制振荡器，因为数字控制振荡器640包括具有诸如线圈的电感组件的电感器641，以及具有电容组件的第一电容器组642和第二电容器组643。
电感器641的电感值用于输出时钟信号CLK_P和CLK_N，时钟信号CLK_P和CLK_N的频率基于第一电容器组642和第二电容器组643的电容值。
第一检测信号DS1可以具有与温度计码信息相对应的向上计数(up-count)电压电平或向下计数(down-count)电压电平，并且第一电容器组642可以存储温度计码信息。温度计码信息可以指根据1和0的数目所指示的信息，而不管数字的位置。例如，当温度计码信息是01111101或11111010时，1的数目是6，0的数目是2，因此数字控制振荡器640可以将时钟信号的频率降低4个单位。第一电容器组642可以包括与温度计码信息的位数目相对应的电容器。例如，当温度计码信息具有8位时，第一电容器组642可以包括8个电容器。
在一些示例实施例中，数字控制振荡器640可以掩蔽(mask)和存储温度计码信息以调整电子装置600的带宽。例如，当温度计码信息是01111101时，奇数温度计码信息“0110”可以不被保存(可以被掩蔽)，仅偶数温度计码信息“1111”可以被存储。
滤波后的检测信号FDS可以具有与二进制码信息相对应的二进制电压电平，并且第二电容器组643可以存储二进制码信息。二进制码信息可以包括从最低数位起对应于1、2、4、8、…、2n(其中，n是大于或等于0的整数)的信息。例如，当二进制码信息是0000时，数字控制振荡器640可以将时钟信号的频率提高8个单位，而当二进制码信息是1010时，数字控制振荡器640可以将时钟信号的频率降低2个单位。第二电容器组643可以包括与二进制码信息的位数目相对应的电容器。例如，当二进制码信息具有4位时，第二电容器组643可以包括四个电容器。
Gm单元644可以生成用于驱动数字控制振荡器640的功率。Gm单元644也可以被称为电流源。
数字控制振荡器640可以在根据第一检测信号DS1和滤波后的检测信号FDS改变时钟信号CLK_P和CLK_N的频率之后，生成时钟信号CLK_P和CLK_N。参考图11，时钟信号CLK_P和CLK_N可以被实现为具有相反相位的两个信号。这里，两个信号可以被称为正时钟信号CLK_P和负时钟信号CLK_N。正时钟信号CLK_P和负时钟信号CLK_N可以具有相反的相位，并且在这种情况下，正时钟信号CLK_P和负时钟信号CLK_N可以被称为差分时钟信号。
图12是例示了根据示例实施例的抖动振幅和抖动频率的示意图。可以参考图6描述图12。
图12例示了：PCIe第五代规范(PCIE-Gen5规范)；PCIe第六代规范(PCIE-Gen6规范)；ABB(单控制模式)，其中由模拟bang-bang相位检测器670输出的第一检测信号DS1被施加到数字控制振荡器640；ABB+ABB w/DLF(双控制模式)，其中由模拟bang-bang相位检测器670输出的第一检测信号DS1和由数字环路滤波器624输出的滤波后的检测信号FDS被施加到数字控制振荡器640；以及MM，其中图6所示的第三选择器623选择第二检测信号DS2并且使用均衡器621和相位检测器622。
图12所示的每条曲线表示最大可恢复的抖动频率和最大可恢复的抖动振幅。换句话说，当应用于电子装置600的抖动其频率大于图12所示曲线或其振幅大于图12所示曲线时，电子装置600可能无法从输入信号INPUT中恢复时钟信号CLK。
如图12所示，在单控制模式(ABB)和双控制模式(ABB+ABB w/DLF)两者下，电子装置600可以符合PCIE-Gen5规范和PCIE-Gen6规范所期望或要求的抖动规范。
图13是例示了根据示例实施例的数字信号的示意图。可以参考图6描述图13。
图13例示了随着时间的输入信号INPUT的频率和数字信号DIGITAL的振幅。图13所示的数字信号DIGITAL可以是根据四阶脉冲振幅调制(pulse amplitude modulation 4-level，PAM4)具有四个振幅电平的信号。
参考图13，即使在T0之后当输入信号INPUT的频率由于输入信号INPUT中包括的抖动而变化时，从模数转换器610a输出的数字信号DIGITAL也可以具有四个稳定的振幅电平。
图14是例示了根据示例实施例的电子系统1000的示意图。电子系统1000可以包括主处理器1100、工作存储器1200、存储装置1300、通信块1400、用户接口1500和总线1600。例如，电子系统1000可以是诸如台式计算机、膝上型计算机、平板计算机、智能电话、可穿戴装置、电动车辆、工作站等的电子设备之一。电子系统1000可以是终端用户的电子设备或者可以是诸如服务器系统或数据中心的大规模系统的组件。
主处理器1100可以控制电子系统1000的整体操作。主处理器1100可以处理各种类型的算术运算和/或逻辑运算。例如，主处理器1100可以被实现为通用处理器、专用处理器或应用处理器，但是示例实施例不限于此。
工作存储器1200可以存储用于电子系统1000的操作的数据。例如，工作存储器1200可以临时存储由主处理器1100处理或将要处理的数据。例如，工作存储器1200可以包括：易失性存储器，诸如动态随机存取存储器(DRAM)或同步DRAM(SDRAM)；和/或非易失性存储器，诸如相变RAM(PRAM)、磁阻式RAM(MRAM)、电阻式RAM(ReRAM)或铁电RAM(FRAM)，但是示例实施例不限于此。
存储装置1300的存储器件甚至可以在去除电源之后也保持数据。例如，存储装置1300可以包括诸如闪存、PRAM、MRAM、ReRAM或FRAM的非易失性存储器。例如，存储装置1300可以包括诸如硬盘驱动器(HDD)、固态硬盘(SSD)、卡存储装置或嵌入式存储装置的存储介质。
通信块1400可以与设置在电子系统1000外部的外部装置/系统进行通信。通信块1400可以是能够提供通信服务的组件，诸如调制器/解调器(MODEM)芯片或器件、网卡、通信交换机、集线器或路由器。例如，通信块1400可以支持诸如LTE、全球微波接入互操作性(WiMAX)、全球移动通信系统(GSM)、码分多址(CDMA)、蓝牙、近场通信(NFC)、Wi-Fi或RFID的各种无线通信协议中的至少一种，并且/或者可以支持诸如传输控制协议/网际协议(TCP/IP)、通用串行总线(USB)或FireWire的各种有线通信协议中的至少一种。
通信块1400通过响应于时钟信号的边沿对输入信号进行采样，可以生成第一采样信号，将第一采样信号的电压电平与参考电压电平进行比较以生成第一逻辑判定信号，基于第一逻辑判定信号生成第一检测信号，并且生成其频率根据第一检测信号而调整的时钟信号。
在一些示例实施例中，通信块1400可以通过对齐第一检测信号的时序来生成对齐后的检测信号，并且可以通过对对齐后的检测信号进行低通滤波来生成滤波后的检测信号。
在另一示例实施例中，当从主处理器1100接收的操作模式信号具有与双控制模式相对应的双控制模式电压电平时，通信块1400可以生成频率根据第一检测信号和滤波后的检测信号而调整的时钟信号。
在另一示例实施例中，当从主处理器1100接收的操作模式信号具有与单控制模式相对应的单控制模式电压电平时，通信块1400可以生成频率根据滤波后的检测信号而调整的时钟信号。
用户接口1500可以调解(mediate)用户与电子系统1000之间的通信。例如，用户接口1500可以包括输入接口，诸如键盘、鼠标、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器等。例如，用户接口1500可以包括输出接口，诸如液晶显示(LCD)装置、发光二极管(LED)显示装置、有机LED(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、扬声器、电机等。
总线1600可以提供电子系统1000的组件之间的通信路径。电子系统1000的组件可以基于总线1600的总线格式彼此交换数据。例如，总线格式可以包括诸如以下的各种接口协议中的一种或更多种：USB、小型计算机系统接口(SCSI)、PCIe、移动PCIe(M-PCIe)、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)、集成驱动电子装置(IDE)、增强型IDE(EIDE)、快速非易失性存储器(NVMe)或通用闪存(UFS)。
上面公开的一个或更多个元件可以包括以下项或者被实现在以下项中：一个或更多个处理电路系统，例如包括逻辑电路的硬件；硬件/软件组合，例如运行软件的处理器；或它们的组合。例如，处理电路系统更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FGPA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
尽管参考本发明构思的一些示例实施例具体地示出和描述了本发明构思，但是将理解，在不背离本发明构思范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种电子装置，所述电子装置包括：
第一采样电路，所述第一采样电路被配置为通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号；
第一比较器，所述第一比较器被配置为通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；
模拟bang-bang相位检测器，所述模拟bang-bang相位检测器被配置为通过对所述第一逻辑判定信号的连续样本执行XOR运算来生成第一检测信号，所述XOR运算即异或运算；以及
数字控制振荡器，所述数字控制振荡器被配置为根据所述第一检测信号改变所述时钟信号的频率。
2.根据权利要求1所述的电子装置，其中，
所述第一检测信号包括与温度计码信息相对应的向上计数电压电平或向下计数电压电平，并且
所述数字控制振荡器包括被配置为存储所述温度计码信息的电容器组。
3.根据权利要求1所述的电子装置，所述电子装置还包括：
第二采样电路，所述第二采样电路被配置为通过响应于反相时钟信号的边沿对所述输入信号进行采样来生成第二采样信号，所述反相时钟信号的相位与所述时钟信号的相位相反；
第二比较器，所述第二比较器被配置为通过将所述第二采样信号的电压电平与所述参考电压电平进行比较来生成第二逻辑判定信号；以及
选择器，所述选择器被配置为响应于选择信号来选择所述第一逻辑判定信号和所述第二逻辑判定信号中的一者，其中，
当所述第一逻辑判定信号被选择时，所述模拟bang-bang相位检测器被配置为通过对所述第一逻辑判定信号的连续样本执行所述XOR运算来生成所述第一检测信号，以及
当所述第二逻辑判定信号被选择时，所述模拟bang-bang相位检测器被配置为通过对所述第一逻辑判定信号的连续样本和所述第二逻辑判定信号的连续样本执行所述XOR运算来生成所述第一逻辑判定信号。
4.根据权利要求1所述的电子装置，所述电子装置还包括：
相位插值器，所述相位插值器被配置为通过调整所述时钟信号的相位来生成多相时钟信号；
选择器，所述选择器被配置为响应于选择信号来选择所述时钟信号和所述多相时钟信号中的一者；以及
时钟分频器，所述时钟分频器被配置为对所述选择器所选择的信号的频率进行分频并且输出分频时钟信号。
5.根据权利要求1所述的电子装置，所述电子装置还包括：
第二采样电路，所述第二采样电路被配置为通过对所述第一采样信号进行采样来生成延迟的采样信号；
模数转换器，所述模数转换器被配置为将所述延迟的采样信号转换成数字信号；以及
数字信号处理器，所述数字信号处理器被配置为通过处理所述数字信号来生成输出信号。
6.根据权利要求5所述的电子装置，所述电子装置还包括重定时器，所述重定时器被配置为通过对齐所述第一检测信号的时序来生成对齐后的检测信号，并且将所述对齐后的检测信号提供给所述数字信号处理器，
其中，所述数字信号处理器包括数字环路滤波器，所述数字环路滤波器被配置为通过对所述对齐后的检测信号进行低通滤波来生成滤波后的检测信号，并且将所述滤波后的检测信号提供给所述数字控制振荡器。
7.根据权利要求6所述的电子装置，其中，
所述滤波后的检测信号具有与二进制码信息相对应的二进制电压电平，并且
所述数字控制振荡器包括被配置为存储所述二进制码信息的电容器组。
8.根据权利要求6所述的电子装置，所述电子装置还包括开关，所述开关的一端电连接到所述模拟bang-bang相位检测器，所述开关的另一端电连接到所述数字控制振荡器，所述开关被配置为根据操作模式信号对所述模拟bang-bang相位检测器与所述数字控制振荡器之间的电连接进行开关切换。
9.根据权利要求6所述的电子装置，其中，所述数字信号处理器还包括：
均衡器，所述均衡器被配置为通过均衡所述数字信号的分量的衰减，来生成均衡的数字信号；
相位检测器，所述相位检测器被配置为检测所述均衡的数字信号与所述数字信号之间的相位差，并且生成与所述相位差相对应的第二检测信号；以及
选择器，所述选择器被配置为响应于选择信号，将所述第二检测信号和所述对齐后的检测信号中的一者提供给所述数字环路滤波器。
10.一种电子装置的操作方法，所述电子装置包括模拟bang-bang相位检测器，所述操作方法包括：
通过响应于时钟信号的边沿对输入信号进行采样来生成第一采样信号；
通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；
由所述模拟bang-bang相位检测器对所述第一逻辑判定信号的连续样本执行XOR运算来生成第一检测信号，所述XOR运算即异或运算；以及
根据所述第一检测信号改变所述时钟信号的频率。
11.根据权利要求10所述的操作方法，所述操作方法还包括：
通过响应于反相时钟信号的边沿对所述输入信号进行采样来生成第二采样信号，其中所述反相时钟信号的相位与所述时钟信号的相位相反；
通过将所述第二采样信号的电压电平与所述参考电压电平进行比较来生成第二逻辑判定信号；以及
响应于选择信号来将所述第一逻辑判定信号和所述第二逻辑判定信号中的一者提供给所述模拟bang-bang相位检测器。
12.根据权利要求10所述的操作方法，所述操作方法还包括：
通过调整所述时钟信号的相位来生成多相时钟信号；以及
通过对所述时钟信号和所述多相时钟信号中的任何一者的频率进行分频来生成分频时钟信号。
13.根据权利要求10所述的操作方法，所述操作方法还包括：
通过对所述第一采样信号进行采样来生成延迟的采样信号；
将所述延迟的采样信号转换成数字信号；以及
通过对所述数字信号进行信号处理来生成输出信号。
14.根据权利要求10所述的操作方法，所述操作方法还包括：
通过对齐所述第一检测信号的时序，生成对齐后的检测信号；以及
通过对所述对齐后的检测信号进行低通滤波，生成滤波后的检测信号。
15.根据权利要求14所述的操作方法，其中，所述操作方法还包括：当操作模式信号具有与双控制模式相对应的双控制模式电压电平时，生成频率根据所述第一检测信号和所述滤波后的检测信号被调整的时钟信号。
16.根据权利要求14所述的操作方法，其中，所述操作方法还包括：当操作模式信号具有与单控制模式相对应的单控制模式电压电平时，生成频率根据所述滤波后的检测信号被调整的时钟信号。
17.一种电子系统，所述电子系统包括：
通信块，所述通信块被配置为从所述电子系统外部的系统接收输入信号；以及
主处理器，所述主处理器被配置为处理所述电子系统中的算术运算或逻辑运算中的至少一种，
其中，所述通信块被配置为：
通过响应于时钟信号的边沿对所述输入信号进行采样来生成第一采样信号；
通过将所述第一采样信号的电压电平与参考电压电平进行比较来生成第一逻辑判定信号；
基于所述第一逻辑判定信号生成第一检测信号；以及
生成频率根据所述第一检测信号被调整的时钟信号。
18.根据权利要求17所述的电子系统，其中，所述通信块还被配置为：
通过对齐所述第一检测信号的时序来生成对齐后的检测信号；以及
通过对所述对齐后的检测信号进行低通滤波来生成滤波后的检测信号。
19.根据权利要求18所述的电子系统，其中，所述通信块还被配置为：当从所述主处理器接收的操作模式信号具有与双控制模式相对应的双控制模式电压电平时，生成频率根据所述第一检测信号和所述滤波后的检测信号被调整的时钟信号。
20.根据权利要求18所述的电子系统，其中，所述通信块还被配置为：当从所述主处理器接收到的操作模式信号具有与单控制模式相对应的单控制模式电压电平时，生成频率根据所述滤波后的检测信号被调整的时钟信号。
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US8860467B2 (en) * 2013-03-15 2014-10-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Biased bang-bang phase detector for clock and data recovery
US11184008B2 (en) * 2019-11-08 2021-11-23 Nvidia Corp. Data recovery technique for time interleaved receiver in presence of transmitter pulse width distortion
US11757613B2 (en) * 2021-05-20 2023-09-12 The Hong Kong University Of Science And Technology PAM-4 receiver with jitter compensation clock and data recovery

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