CN116112006A - 数字环路滤波器以及包括数字环路滤波器的时钟数据恢复电路 - Google Patents

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Abstract

一种时钟数据恢复电路，包括：开关式(bang‑bang)相位检测器，接收数据和时钟信号，并确定时钟信号的相位是否领先或落后于数据的相位；数字环路滤波器，接收开关式相位检测器的输出并对输入抖动进行滤波；累加器，对来自数字环路滤波器的输出进行累加；编码器，对累加器的输出进行编码以生成相位插值码；以及相位插值器，被配置为根据相位插值码生成具有输出相位的时钟信号。数字环路滤波器包括连接到开关式相位检测器的第一∑‑Δ调制(SDM)算术块电路。

Description

数字环路滤波器以及包括数字环路滤波器的时钟数据恢复电路
相关申请的交叉引用
本申请基于并要求分别于2021年11月11日和2022年7月27日在韩国知识产权局递交的韩国专利申请No.10-2021-0155148和No.10-2022-0093462的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及一种数字环路滤波器，并且更具体地，涉及一种具有低延迟和更少运算的数字环路滤波器以及包括该数字环路滤波器的时钟数据恢复电路。
背景技术
随着近期技术的飞跃，对高速数据传输的需求也在日益增加。为此，使用高速传输数据的串行通信方法。串行通信方法可以用于各种应用，例如，包括在系统中的部件之间的通信、集成电路中的数据移动、以及独立设备之间通过可拆卸端口的通信。例如，作为使用扩展卡的高速串行计算机扩展总线标准的外围组件互连快速(PCIe)存储器接口在第4代中以每通道16Gbps速度运行，并且M-PHY接口在Gear 5中以每条通道约为24Gbps的速度运行。
可以将一种时钟数据恢复电路用于通过串行通信方法发送和接收数据的各种设备和应用，该时钟数据恢复电路通过检测嵌入在串行数据中的时钟信号的相位从串行数据中生成恢复的时钟信号，并通过使用该恢复的时钟信号从串行数据中生成恢复的数据。
发明内容
本发明构思涉及一种包括用于增加抖动容限的具有低延迟和更少运算的数字环路滤波器的时钟数据恢复电路。
根据本发明构思的一个方面，一种时钟数据恢复电路包括：开关式相位检测器，接收数据和时钟信号，并确定时钟信号的相位是否领先或落后于数据的相位；数字环路滤波器，接收开关式相位检测器的输出，并对输入抖动进行滤波；累加器，对来自数字环路滤波器的输出进行累加；编码器，对累加器的输出进行编码以生成相位插值码；以及相位插值器，被配置为根据相位插值码生成具有输出相位的时钟信号。数字环路滤波器包括连接到开关式相位检测器的第一∑-Δ调制(SDM)算术块电路。
根据本发明构思的一个方面，一种数字环路滤波器包括：比例路径，包括第一∑-Δ调制(SDM)算术块电路；以及积分路径，包括第二SDM算术块电路和积分器。积分路径被配置为与比例路径并联。第一SDM算术块电路使用第一SDM系数作为除数，对数字环路滤波器的输入执行除法运算。第二SDM算术块电路使用第二SDM系数作为除数，对第一SDM算术块电路的输出执行除法运算。
根据本发明构思的另一方面，一种设备包括：接收电路；以及发送电路，通过信道将数据发送到接收电路。接收电路包括时钟数据恢复电路。一种时钟数据恢复电路，包括：开关式相位检测器，接收数据和时钟信号，并确定时钟信号的相位是否领先或落后于数据的相位；数字环路滤波器，接收开关式相位检测器的输出并对输入抖动进行滤波；累加器，对来自数字环路滤波器的输出进行累加；编码器，对累加器的输出进行编码以生成相位插值码；以及相位插值器，根据相位插值码生成具有输出相位的时钟信号。数字环路滤波器包括：比例路径，包括第一∑-Δ调制(SDM)算术块电路；以及积分路径，与比例路径并联，并包括第二SDM算术块电路和积分器。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：
图1是示出了根据实施例的数据发送和接收系统的框图；
图2是示出了根据实施例的时钟数据恢复电路的框图；
图3是示出了图2的开关式相位检测器的图；
图4是示出了根据比较例的数字环路滤波器的框图；
图5A是示出了根据比较例的恢复时钟和正弦抖动的曲线图，并且图5B是示出了根据频率的抖动容限的曲线图；
图6示出了根据实施例的等效数字环路滤波器；
图7是示出了包括根据实施例的数字环路滤波器的时钟数据恢复电路的抖动容限的曲线图；
图8是示出了包括根据实施例的等效数字环路滤波器的时钟数据恢复电路的恢复的时钟信号的曲线图；
图9是根据实施例的数字时钟数据恢复电路的框图；
图10是根据实施例的数字时钟数据恢复电路的框图；
图11是包括根据实施例的时钟数据恢复电路的设备的框图；以及
图12是示出了包括根据实施例的时钟数据恢复电路的系统的框图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的实施例。
图1是示出了根据实施例的发送和接收系统的框图。
参考图1，数据发送和接收系统可以包括第一设备101、第二设备102和传输线105。用于发送数据的第一设备101可以通过发送电路103经由传输线105向第二设备102发送数据。在实施例中，第一设备101可以仅向第二设备102发送数据，可以分开地对数据进行编码以发送编码的数据，或可以将数据与时钟信号一起发送。
根据实施例，第一设备101还可以包括串行器110。串行器110可以根据预定单元划分要发送到第二设备102的数据，并且可以根据高速串行接口将数据作为突发数据发送。
第二设备102可以通过传输线105和接收电路104接收由第一设备101发送的数据。在实施例中，第二设备102还可以包括用于对编码的数据进行解密的解码器。在各种实施例中，第一设备101可以被称为发送设备，并且第二设备102可以被称为接收设备。
根据实施例，第二设备102还可以包括解串器120。解串器120可以接收包括比特序列的输入数据信号以生成包括并行数据的输出数据信号。
根据实施例，第二设备102还可以包括时钟数据恢复电路130。时钟数据恢复电路130可以接收由第一设备101以串行通信方法发送的输入数据信号，并且可以从输入数据信号生成输出数据信号。输出数据信号可以被称为恢复的数据信号。输入数据信号可以包括一串比特，即比特序列。例如，输入数据信号可以包括按顺序列出的m个比特的分组。时钟数据恢复电路130可以通过对包括在输入数据信号中的比特序列进行采样来识别包括在输入数据信号中的串行数据，并且可以从串行数据生成包括并行数据的输出数据信号。
根据实施例，输入数据信号可以包括时钟信号和串行数据。可以通过传输线105从第一设备101接收包括串行数据的数据信号，并且可以通过与传输线105分开的时钟线(未示出)接收时钟信号。在实施例中，第一设备101可以具有包括在数据信号中的时钟信号，第二设备102可以对包括在数据信号中的时钟信号进行恢复以识别串行数据。第二设备102可以通过对包括数据信号变化的时钟信号进行恢复来对比特序列进行采样，从而可以增加数据发送速率。包括在输入数据信号中的时钟信号可以被称为嵌入式时钟。
在各种实施例中，传输线105可以被称为包括传输信道和数据信道的各种术语之一。此外，如图1中所示，传输线105用于物理或电连接。然而，本发明构思不限于此。根据各种实施例，传输线105可以指代用于无线发送数据的信道。
图2是示出了根据实施例的时钟数据恢复电路200的框图。
参考图2，时钟数据恢复电路200可以包括开关式(bang-bang)相位检测器(BBPD)210(即，二进制相位检测器)、数字环路滤波器220、积分器230、编码器240和相位插值器(PI)250。
根据实施例，开关式相位检测器210可以从比较采样器(未示出)接收信号，以确定输入数据信号DATA_IN(即，数据)是否与时钟信号CLK匹配(即同相)，或时钟信号CLK是否领先/落后于输入数据信号DATA_IN。开关式相位检测器210可以基于比较采样器(未示出)的在预定的单位间隔(UI)期间接收到的输出值的变化，确定时钟信号CLK是与输入数据信号DATA_IN锁定(即，同相)，还是领先/落后于输入数据信号DATA_IN。例如，开关式相位检测器210可以对从相位插值器250输出的时钟信号CLK的转变与输入数据信号DATA_IN的转变进行比较，以确定时钟信号CLK的相位是否领先于或落后于输入数据信号DATA_IN的相位，这将参考图3详细描述。在实施例中，开关式相位检测器210可以提取输入数据信号DATA_IN的相位和时钟信号CLK的相位之间的相位误差的符号。例如，相位误差的符号可以表示时钟信号CLK的相位是领先还是落后于输入数据信号DATA_IN的相位。
根据实施例，数字环路滤波器220可以接收从开关式相位检测器210获得的相位误差信号Δpi以控制时钟信号CLK的相位，使得输入数据信号DATA_IN和时钟信号CLK彼此锁定(即，彼此同相)。在实施例中，相位误差信号Δpi可以表示在预定时钟期间时钟领先和时钟落后的累加值。例如，时钟领先的值符号为正，时钟落后的值符号为负。当时钟信号顺序地领先于输入数据信号DATA_IN时，相位误差信号Δpi可以增加。当时钟信号顺序地落后于输入数据信号DATA_IN时，相位误差信号Δpi可以减小。虽然在图2中未描述，将可以通过BBPD 210和DLF滤波器220之间的解串器和加法器来计算相位误差信号Δpi。当相位误差信号Δpi的值在“0”附近抖动时，数字环路滤波器220可以确定输入数据信号DATA_IN和时钟信号CLK彼此锁定。例如，当由开关式相位检测器210接收到的时钟信号CLK的相位由领先值或落后值表示时，并且当接收到的领先值或落后值满足预定值或大于预定值时，数字环路滤波器220可以向相位插值器250通知相位插值码的改变值以控制时钟信号CLK的相位，这将参考图4详细描述。在实施例中，相位插值码响应于相位误差信号Δpi大于作为正值的第一阈值或相位误差信号Δpi小于作为负值的第二阈值而改变。
根据实施例，积分器230可以对其输出和输入求和以将该和提供为输入。例如，积分器230可以实现为加法器和触发器。触发器可以将输出提供给编码器240并将反馈提供给加法器。加法器对来自DLF220的输入与来自触发器的输出求和。加法器将该和提供给触发器。也就是说，因为积分器230将输入与输出相加，所以积分器230可以被称为累加器。在实施例中，积分器230可以对数字环路滤波器220的输出求和。根据实施例，积分器230可以布置在数字环路滤波器220和相位插值器250之间。当在输入数据信号DATA_IN和时钟信号CLK之间提供了频率偏移时，为了跟踪时钟的相位，在使用相位插值器250的时钟数据恢复电路200中，积分器230可以布置在数字环路滤波器220的末端以及相位插值器250的前端处。
根据实施例，编码器240可以对通过积分器230的累加的信号进行编码。编码器240的编码输出可以对应于相位插值码。
根据实施例，相位插值器250可以从编码器240接收相位插值码以控制输出时钟的相位。例如，相位插值器250可以从锁相环(PLL)接收包括多个相位时钟信号的源时钟信号。相位插值器250可以通过基于相位插值码将多个相位时钟信号的权重设置为彼此不同，来生成具有新相位的时钟信号CLK。
图3是示出了图2的开关式相位检测器210的图。
参考图2和图3，开关式相位检测器210可以包括第一异或XOR门310和第二XOR门320。第一XOR门310的输出可以是表示时钟信号CLK是否领先于输入数据信号DATA_IN的信号(即，表示时钟信号CLK的相位是否领先于输入数据信号DATA_IN的相位的信号)。第二XOR门320的输出可以是表示时钟信号CLK是否落后于输入数据信号DATA_IN的信号(即，表示时钟信号CLK的相位是否落后于输入数据信号DATA_IN的相位的信号)。第一XOR门310和第二XOR门320可以将在时钟信号CLK的下降沿Dx处的输入数据信号DATA_IN的逻辑值与在时钟信号CLK的上升沿Ex-1和Ex的每一处的输入数据信号DATA_IN的逻辑值进行比较，以生成表示时钟信号CLK是否领先于输入数据信号DATA_IN、或时钟信号CLK是否落后于输入数据信号DATA_IN的输出。例如，第一XOR门310的输入可以是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的逻辑电平、以及输入数据信号DATA_IN在时钟信号CLK的前一个上升沿Ex-1处的逻辑电平。当第一XOR门310的输入彼此不同时，第一XOR门310的输出为“逻辑高”的逻辑电平，而当第一XOR门310的输入彼此相同时，第一XOR门310的输出为“逻辑低”的逻辑电平。例如，第二XOR门320的输入可以是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的逻辑电平、以及输入数据信号DATA_IN在时钟信号CLK的下一个上升沿Ex处的逻辑电平。当第二XOR门320的输入彼此不同时，第二XOR门320的输出为“逻辑高”的逻辑电平，而当第二XOR门320的输入彼此相同时，第二XOR门320的输出为“逻辑低”的逻辑电平。
根据实施例，在第一种情况下，时钟信号CLK领先于输入数据信号DATA_IN。例如，输入数据信号DATA_IN是两个互补信号的差分信号，并且输入数据信号DATA_IN的这两个互补信号之一(例如，“逻辑高”的互补信号)是第一XOR门310的输入。第一XOR门310可以对输入数据信号DATA_IN在时钟信号CLK的下降沿Dx和时钟信号CLK的前一个上升沿Ex-1(即，前一个上升沿)处的逻辑电平执行XOR运算。例如，第一XOR门310的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑高”和输入数据信号DATA_IN在时钟信号CLK的前一个上升沿Ex-1处的“逻辑低”，并且第一XOR门310的输出可以是“逻辑高”。第二XOR门320的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑高”和输入数据信号DATA_IN在时钟信号CLK的下一个上升沿Ex处的“逻辑高”，并且第二XOR门320的输出可以是“逻辑低”。在示例中，当输入数据信号DATA_IN是两个互补信号的差分信号，并且输入数据信号DATA_IN的两个互补信号之一(例如，“逻辑低”的互补信号)是第一XOR门310的输入时，可以对输入数据信号DATA_IN在下降沿Dx处和前一个上升沿Ex-1(即前一个上升沿)处的逻辑电平(即，第一XOR门310的输入)执行XOR运算。第一XOR门310的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑低”和输入数据信号DATA_IN在前一个上升沿Ex-1处的“逻辑高”，并且第一XOR门310的输出可以是“逻辑高”。第二XOR门320的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑低”和输入数据信号DATA_IN在时钟信号CLK的下一个上升沿Ex处的“逻辑低”，并且第XOR门320的输出可以是“逻辑低”。也就是说，可以注意到的是，当时钟信号CLK领先于输入数据信号DATA_IN时，第一XOR门310输出“逻辑高”信号，并且第二XOR门320输出“逻辑低”信号。
根据实施例，在第二种情况“情况2”中，时钟信号CLK落后于输入数据信号DATA_IN。例如，输入数据信号DATA_IN是两个互补信号的差分信号，并且输入数据信号DATA_IN的这两个互补信号之一(例如，“逻辑高”的互补信号)是第一XOR门310的输入。第一XOR门310可以对输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处和时钟信号CLK的前一个上升沿Ex-1处的逻辑电平执行XOR运算。第一XOR门310的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑高”和输入数据信号DATA_IN在前一个上升沿Ex-1处的“逻辑高”，并且第一XOR门310的输出可以是“逻辑低”。第二XOR门320的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑高”和输入数据信号DATA_IN在时钟信号CLK的下一个上升沿Ex处的“逻辑低”，并且第二XOR门320的输出可以是“逻辑高”。例如，输入数据信号DATA_IN是两个互补信号的差分信号，并且输入数据信号DATA_IN的这两个互补信号之一(例如，“逻辑低”的互补信号)是第一XOR门310的输入。第一XOR门310可以对输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处和时钟信号CLK的前一个上升沿Ex-1处的逻辑电平执行XOR运算。第一XOR门310的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑低”和输入数据信号DATA_IN在前一个上升沿Ex-1处的“逻辑低”，并且第一XOR门310的输出可以是“逻辑低”。第二XOR门320的输入是输入数据信号DATA_IN在时钟信号CLK的下降沿Dx处的“逻辑低”和输入数据信号DATA_IN在时钟信号CLK的下一个上升沿Ex处的“逻辑高”，并且第二XOR门320的输出可以是“逻辑高”。也就是说，可以注意到的是，当时钟信号CLK落后于输入数据信号DATA_IN时，第一XOR门310输出“逻辑低”信号，并且第二XOR门320输出“逻辑高”信号。
图4是示出了根据比较例的数字环路滤波器400的框图。
参考图4，数字环路滤波器400可以包括比例路径401和积分路径403。
根据实施例，比例路径401可以包括第一算术块410、加法器420(即，加法器电路)、第三算术块430和第四算术块440。比例路径401可以快速地跟踪作为输入的时钟信号和数据(即，输入数据信号)之间的相位差。例如，比例路径401可以跟踪高频的抖动。抖动可以包括在输入数据信号DATA_IN中。对抖动的跟踪指示抖动与输入数据信号DATA_IN之间的相位差减小。第一算术块410可以将数字环路滤波器400的从开关式相位检测器210接收的输入DLFin乘以系数Kp。系数Kp可以小于1。加法器420可以对数字环路滤波器400的通过第一算术块410乘以系数Kp的输入DLFin与数字环路滤波器400的通过积分路径403转换的输入DLFin求和。第三算术块430可以执行Δ-∑调制。例如，第三算术块430可以将从加法器420接收的值除以系数SDM。第四算术块440可以将从第三算术块430接收的输入乘以K以输出数字环路滤波器400的输出DLFout。根据实施例，包括第一算术块410至第四算术块440的比例路径401的输入相对于输出的增益可以是“KP*SDM*K”。
根据实施例，积分路径403可以包括第五算术块450和积分器460。积分路径403可以跟踪作为输入的时钟信号和数据之间的相位差。例如，积分路径403可以跟踪低频的抖动。第五算术块450可以将数字环路滤波器400的输入DLFin除以系数Ki*SDM。积分器460可以对其输出与第五算术块450的输出求和以对和进行累加。根据实施例，包括第五运算块450和积分器460的积分路径403的增益可以是“Ki*SDM*1/(1-Z-1)*SDM*K”。积分路径403的增益可以是比例路径401的增益的约1/1000的小值。
据上述比较例，数字环路滤波器400的比例路径401经由第一运算块410、加法器420、第三运算块430和第四运算块440将输入DLFin转换为输出DLFout。然而，因为每当由第一算术块410、第三算术块430和第四算术块440执行运算时，由于花费在运算上的时间发生的延迟，以及每当执行运算时发生的重定时，所以经由比例路径401发生的延迟可以足够大。因为积分路径403跟踪低频的抖动，所以在通过高速串行接口以高频发送数据的环境中，比例路径401的延迟会降低发送和接收数据的比特差错率(BER)，并且会降低抖动性能。
图5A是示出了根据比较例的恢复的时钟和正弦抖动的曲线图，并且图5B是示出了根据频率的抖动容限的曲线图。
参考图5A，为了测量包括根据图4中所示的比较例的数字环路滤波器400的时钟数据恢复电路的抖动容限，可以输入正弦抖动信号510。例如，正弦抖动信号510可以具有2个UI的周期。
根据实施例，包括数字环路滤波器400的时钟数据恢复电路的总延迟可以是0.5UI。例如，总延迟可以是从输入数据信号DATA_IN(参见图2和图3)输入到开关式相位检测器210的时间点到由相位插值器250输出的时钟信号CLK(参见图2和图3)输入到开关式相位检测器210的时间点的部分。当总延迟为正弦抖动信号510的约1/4周期(例如，0.5UI)时，由相位插值器250恢复的时钟信号520可以比正弦抖动信号510落后正弦抖动信号510的1/2周期(例如，1UI)。即，正弦抖动信号510和恢复的时钟信号520可以具有相反的相位。也就是说，包括数字环路滤波器400的时钟数据恢复电路不能仅通过接收小幅度的正弦抖动信号510作为输入来执行正常的数据采样。
参考图5B，示出了根据正弦抖动信号510的频率的抖动容限的变化。例如，第一曲线图530示出了当总延迟足够小时，根据正弦抖动信号510的频率变化的抖动容限。第二曲线图540示出了当总延迟增加时，根据正弦抖动信号510的频率变化的抖动容限。参考第二曲线图540，当总延迟增加使得总延迟为正弦抖动信号510的约1/4周期(例如，0.5UI)时，发生欠阻尼，使得抖动容限迅速劣化。此时，因为发生在数字环路滤波器400中的延迟在总延迟中具有最高的百分比，所以期望最小化发生在数字环路滤波器400中的延迟。
图6示出了根据实施例的等效数字环路滤波器600。
参考图6，等效数字环路滤波器600可以包括比例路径601和积分路径603。
根据实施例，比例路径601可以包括第一等效算术块610和加法器620。比例路径601可以快速地跟踪作为输入的时钟信号和数据(例如，参考图3描述的时钟信号CLK和输入数据信号DATA_IN)之间的相位差。第一等效算术块610可以将等效数字环路滤波器600的从开关式相位检测器210接收的输入DLFin除以系数Kp。
参考图4的比较例，数字环路滤波器400的增益DLFout/DLFin可以具有非常小的值(＜1)。因此，因为等效数字环路滤波器600的最终输出必然具有较小的值，所以等效数字环路滤波器600可以包括第一等效算术块610，使得等效数字环路滤波器600具有与图4的数字环路滤波器400的比例路径401的转换函数相同的增益。此时，从比例路径601的视角看，等效数字环路滤波器600不需要对等效数字环路滤波器600的输入DLFin重复地使用系数Kp执行乘法运算、使用系数SDM执行除法运算、以及再次使用Kp执行乘法运算。如以上参考图5A和图5B描述的，在比例路径401中，每当通过多个算术块(例如，第一算术块410、第三算术块430和第四算术块440)时都会发生延迟，并且该延迟在总延迟中占主导。例如，根据实施例的等效数字环路滤波器600的比例路径601可以对由数字环路滤波器400的比例路径401的多个运算块(例如，第一运算块410、第三运算块430和第四运算块440)执行的运算的结果仅执行一次除以等效系数的除法运算。因为比例路径601的增益小于1，所以第一等效运算块610可以等效地仅执行一次除法运算。在实施例中，根据实施例的等效数字环路滤波器600的比例路径601可以使用系数Kp*SDM作为除数对开关式相位检测器的输出执行除法运算。使用系数Kp*SDM作为除数可以具有对由数字环路滤波器400的比例路径401的多个运算块(例如，第一运算块410、第三运算块430和第四算术块440)执行的运算的结果执行除法运算的效果。因为比例路径601的增益小于1，所以第一等效运算块610可以使用系数Kp*SDM仅等效地执行一次除法运算。
加法器420可以对等效数字环路滤波器600的通过第一等效算术块610乘以Kp*SDM的输入DLFin和等效数字环路滤波器600的通过积分路径603转换的输入DLFin求和。根据实施例，包括第一等效算术块610的比例路径601的输入到输出的增益可以是“Kp*SDM”。
根据实施例，积分路径603可以包括第三等效算术块630和积分器640。积分路径603可以跟踪作为输入的时钟信号和数据之间的相位差。第三等效算术块630可以将等效数字环路滤波器600的输入DLFin除以Ki*SDM。例如，第三等效算术块630可以对第一等效算术块610的输出执行除法运算。积分器640可以对其输出和第三等效算术块630的输出求和以对该和进行累加。例如，积分路径603可以使用系数Ki/Kp*SDM作为除数，对通过使用系数Kp*SDM对等效数字环路滤波器600的输入DLFin执行除法运算的第一等效算术块610获得的值执行除法运算。因此，与图4的数字环路滤波器400相比，当控制系数“Kp*SDM”和“Ki/Kp*SDM”时，等效数字环路滤波器600可以具有与图4的数字环路滤波器400的增益相同的增益，并且可以以更少的延迟以及使用更少的运算来进行操作。
图7是示出了包括根据实施例的等效数字环路滤波器600的时钟数据恢复电路的抖动容限的曲线图。
参考图7，第一曲线710示出了M-PHY Gear 5的标准规范。换言之，虽然抖动容限根据频率的变化而劣化，但必须提供大于第一曲线710的抖动容限的抖动容限。
第二曲线720示出了测量包括数字环路滤波器400的时钟数据恢复电路的抖动容限的结果。例如，第二曲线720可以示出测量包括图4的数字环路滤波器400的时钟数据恢复电路的抖动性能的结果。此时，从第二曲线720可以注意到发生了欠阻尼，使得抖动容限在时钟数据恢复电路的带宽(例如，108Hz)内迅速地劣化。可以注意到的是，当发生欠阻尼时的抖动容限与第一曲线710的抖动容限具有0.046UI的裕度。
第三曲线730示出了测量包括根据实施例的等效数字环路滤波器600的时钟数据恢复电路的抖动容限的结果。例如，第三曲线730可以示出测量包括图6的等效数字环路滤波器600的时钟数据恢复电路的抖动性能的结果。此时，从第三曲线730可以注意到发生了欠阻尼，使得抖动容限在时钟数据恢复电路的带宽(例如，108Hz)内迅速地劣化。可以注意到的是，当发生欠阻尼时的抖动容限与第一曲线710的抖动容限具有0.107UI的裕度。也就是说，包括图6的减少延迟的等效数字环路滤波器600的时钟数据恢复电路可以确保抖动容限的裕度为传统时钟数据恢复电路的抖动容限的裕度的约2.3倍。
图8是示出了包括根据实施例的等效数字环路滤波器600的时钟数据恢复电路的恢复的时钟信号的曲线图。
参考图8，示出了分别由包括根据图4的比较例的数字环路滤波器400的时钟数据恢复电路和由包括图6的等效数字环路滤波器600的时钟数据恢复电路恢复的时钟信号。
为了测量抖动容限，可以输入作为正弦抖动信号的第一信号810。此时，第一信号810的频率可以是100MHz。第二信号820示出了由包括根据图4的比较例的数字环路滤波器400的时钟数据恢复电路恢复的时钟信号。可以注意到的是，第二信号820被恢复为具有与第一信号810的相位相反的相位。
第三信号830示出了由包括图6的等效数字环路滤波器600的时钟数据恢复电路恢复的时钟信号。与具有与第一信号810的相位相反的相位的第二信号820不同，可以注意到的是，第三信号830被恢复为落后于第一信号810约0.005μs。也就是说，第三信号830可以被恢复为具有小于第二信号820的相位差的相位差。
图9是根据实施例的数字时钟数据恢复电路1000的框图。
参考图9，数字时钟数据恢复电路1000可以包括开关式相位检测器(BBPD)1010、数字环路滤波器1020和数控振荡器(DCO)1030。
根据实施例，开关式相位检测器1010可以从比较采样器接收信号以确定数据是否与时钟信号匹配，或时钟信号是否领先/落后于输入数据信号DATA_IN。开关式相位检测器1010可以基于比较采样器(未示出)的在预定UI期间接收的输出值的变化，确定时钟信号是与输入数据信号DATA_IN锁定，还是领先/落后于输入数据信号DATA_IN。例如，开关式相位检测器1010可以对从DCO 1030输出的要被分频的时钟信号的转变与输入数据信号DATA_IN的转变进行比较，以确定时钟信号的相位是否领先或落后于输入数据信号DATA_IN的相位。
根据实施例，数字环路滤波器1020可以从开关式相位检测器1010接收相位误差信号Δpi以控制时钟信号的相位，使得输入数据信号DATA_IN和时钟信号CLK彼此锁定。当相位误差信号Δpi的值在“0”附近抖动时，数字环路滤波器1020可以确定输入数据信号DATA_IN和时钟信号彼此锁定。例如，数字环路滤波器1020可以接收从开关式相位检测器1010接收的时钟信号的相位的领先值或落后值，并且可以生成DCO控制码以将生成的DCO控制码提供给DCO 1030。根据实施例，DCO 1030可以基于从数字环路滤波器1020接收的DCO控制码来生成可变频率的信号。
图10是根据实施例的数字时钟数据恢复电路的框图。
参考图10，数字时钟数据恢复电路可以包括时间-数字转换器(TDC)1110、数字环路滤波器1120和DCO 1130。
根据实施例，TDC 1110可以接收参考时钟信号Ref CLK和由DCO 1130分频的时钟信号。TDC 1110可以将接收到参考时钟信号Ref CLK的时间点与接收到分频的时钟信号的时间点进行比较以检测时间差。例如，TDC 1110可以生成表示时间差的偏移信息。例如，TDC1110可以在第一时间点接收参考时钟信号Ref CLK，并且可以在比第一时间点晚的第二时间点接收由DCO 1130分频的时钟信号。此时，TDC 1110可以在第一时间点和第二时间点之间根据参考时钟信号确定已经经过了多少时钟信号，并且可以生成偏移信息。
根据实施例，数字环路滤波器1120可以从TDC 1110接收偏移信息以控制时钟信号的相位，使得由DCO 1130分频的时钟信号和参考时钟信号Ref CLK彼此锁定。当相位误差信号Δpi的值在“0”附近抖动时，数字环路滤波器1120可以确定数据和时钟信号彼此锁定。例如，数字环路滤波器1120可以接收从TDC 1110接收的时钟信号的相位的领先值或落后值，并且可以生成DCO控制码以将生成的DCO控制码提供给DCO 1130。根据实施例，DCO 1130可以基于从数字环路滤波器1120接收的DCO控制码来生成可变频率的信号。
图11是示出了包括根据实施例的时钟数据恢复电路的设备1200的框图。
根据实施例的时钟数据恢复电路可以包括在接收电路1422中。该设备可以是包括显示面板1400的计算系统，并且作为非限制性示例，可以是固定系统(例如，台式计算机、服务器、电视机或广告牌)，或移动系统(例如，笔记本电脑、移动电话、平板电脑或可穿戴设备)。如图11所示，该设备可以包括主板1300和显示面板1400，并且输入数据信号DATA_IN可以通过数据线1500从主板1300发送到显示面板1400。
主板1300可以包括处理器1320，并且处理器1320可以包括发送电路1322。处理器1320可以指代执行计算操作的处理单元，例如，微处理器、微控制器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在一些实施例中，处理器1320可以是视频图形处理器，例如，图形处理单元(GPU)。处理器1320可以生成与通过包括在显示面板1400中的显示器1440输出的图像相对应的图像数据，并且可以将图像数据提供给发送电路1322。
发送电路1322可以将输入数据信号DATA_IN输出到接收电路1422，使得接收电路1422能够进行时钟数据恢复操作。显示面板1400可以包括显示控制器1420和显示器1440。显示控制器1420可以从主板1300接收输入数据信号DATA_IN，并且可以通过使用输入数据信号DATA_IN来执行时钟数据恢复操作。在一些实施例中，显示控制器1420可以提供用于控制包括在显示器1440中的像素的显示信号SIG，并且显示控制器可以被称为显示驱动器集成电路(DDI)。
显示控制器1420可以包括接收电路1422，并且接收电路1422可以接收输入数据信号DATA_IN。接收电路1422可以包括根据实施例的时钟数据恢复电路，并且可以从输入数据信号DATA_IN生成恢复的时钟信号和恢复的数据。包括在接收电路1422中的时钟数据恢复电路可以包括用于最小化恢复的时钟信号和输入数据之间的相位差的数字环路滤波器。
显示器1440可以包括任意类型的显示器，例如，作为非限制性示例的液晶显示器(LCD)、发光二极管(LED)显示器、电致发光显示器(ELD)、阴极射线管(CRT)显示器、等离子显示面板(PDP)显示器、或硅基液晶(LCoS)显示器。在图11中，设备被示出为包括显示面板1400。然而，在一些实施例中，该设备可以包括两个或更多个显示面板，即，两个或更多个显示器。
图12是示出了包括根据实施例的时钟数据恢复电路2240和2464的系统2000的框图。
参考图12，系统2000可以包括主机2200和存储设备2400。存储设备2400可以被称为存储器系统或存储系统，并且可以包括信号连接器2001、多个非易失性存储器2420_1至2420_n、缓冲存储器2440和控制器2460。例如，控制器2460可以被称为存储器控制器或存储控制器。
存储设备2400可以通过信号连接器2001向主机2200发送信号和从主机2200接收信号。主机2200和存储设备2400可以通过电信号和/或光信号彼此通信，并且作为非限制性示例，主机2200和存储设备2400可以通过通用闪存(UFS)接口、串行高级技术附件(SATA)接口、SATA快速(SATAe)接口、小型计算机小型接口(SCSI)接口、串行附件SCSI(SAS)接口、外围组件互连快速(PCIe)接口、非易失性存储器快速(NVMe)接口、高级主机控制器接口(AHCI)接口或上述通信接口的组合彼此通信。
控制器2460可以响应于从主机2200接收到的信号来控制多个非易失性存储器2420_1至2420_n。控制器2460可以包括用于发送和接收数据的串行通信接口电路2462，并且可以包括应用了实施例的用于恢复接收的串行数据信号的时钟信号和数据的时钟数据恢复(CDR)电路2464。串行通信接口电路2462可以提供诸如UFS接口、SATA接口、SATAe接口、SCSI接口、SAS接口、PCIe接口、NVMe接口、AHCI接口等的通信接口。缓冲存储器2440可以为存储设备2400操作。另一方面，主机2200可以包括用于发送和接收数据的串行通信接口电路2220和应用了实施例的时钟数据恢复(CDR)电路2240。
多个非易失性存储器2420_1至2420_n中的每一个可以包括存储单元阵列，存储单元阵列可以包括存储块，每个存储块可以被划分为页，并且每个页可以包括非易失性存储单元，例如，至少一个NAND闪存单元。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种时钟数据恢复电路，包括：
开关式相位检测器，被配置为接收数据和时钟信号，并确定所述时钟信号的相位是否领先或落后于所述数据的相位；
数字环路滤波器，被配置为接收所述开关式相位检测器的输出，并对输入抖动进行滤波；
累加器，被配置为对来自所述数字环路滤波器的输出进行累加；
编码器，被配置为对所述累加器的输出进行编码以生成相位插值码；以及
相位插值器，被配置为根据所述相位插值码生成具有输出相位的时钟信号，
其中，所述数字环路滤波器包括连接到所述开关式相位检测器的第一∑-Δ调制算术块电路。
2.根据权利要求1所述的时钟数据恢复电路，
其中，所述数字环路滤波器还包括连接到第一∑-Δ调制算术块电路的第二∑-Δ调制算术块电路。
3.根据权利要求2所述的时钟数据恢复电路，
其中，所述第一∑-Δ调制算术块电路使用第一∑-Δ调制系数作为除数，对所述开关式相位检测器的输出执行除法运算，并且
其中，所述第二∑-Δ调制算术块电路使用第二∑-Δ调制系数作为除数，对所述第一∑-Δ调制算术块电路的输出执行除法运算。
4.根据权利要求3所述的时钟数据恢复电路，
其中，所述第一∑-Δ调制系数与所述第二∑-Δ调制系数不同。
5.根据权利要求2所述的时钟数据恢复电路，
其中，所述数字环路滤波器还包括：
积分器，连接到所述第二∑-Δ调制算术块电路；以及
加法器电路，连接到所述第一∑-Δ调制算术块电路和所述积分器，并被配置为对所述第一∑-Δ调制算术块电路的输出和所述积分器的输出求和。
6.根据权利要求5所述的时钟数据恢复电路，
其中，所述第一∑-Δ调制算术块电路被包括在所述数字环路滤波器的比例路径中，所述比例路径跟踪高频的抖动输入，并且
其中，所述第二∑-Δ调制算术块电路和所述积分器被包括在所述数字环路滤波器的积分路径中，所述积分路径跟踪低频的抖动输入。
7.根据权利要求1所述的时钟数据恢复电路，
其中，所述开关式相位检测器包括：
第一XOR门，被配置为对在所述时钟信号的下降沿处的数据和在所述时钟信号的第一上升沿处的数据执行XOR运算，以生成表示所述时钟信号的相位是否领先于所述数据的相位的第一输出；以及
第二XOR门，被配置为对在所述时钟信号的所述下降沿处的数据和在所述时钟信号的第二上升沿处的数据执行XOR运算，以生成表示所述时钟信号的相位是否落后于所述数据的相位的第二输出，
其中，所述第一上升沿在所述下降沿之前，并且
其中，所述第二上升沿在所述下降沿之后。
8.根据权利要求1所述的时钟数据恢复电路，
其中，所述相位插值器响应于所述相位插值码的改变来控制所述输出相位，并且
其中，所述相位插值码响应于从所述开关式相位检测器接收的表示所述时钟信号的相位领先于所述数据的相位的值大于预定值、或从所述开关式相位检测器接收的表示所述时钟信号的相位落后于所述数据的相位的值大于预定值而改变。
9.根据权利要求6所述的时钟数据恢复电路，
其中，所述比例路径的第一增益小于1，并且
其中，所述积分路径的第二增益小于所述比例路径的所述第一增益。
10.一种数字环路滤波器，包括：
比例路径，包括第一∑-Δ调制算术块电路；以及
积分路径，包括第二∑-Δ调制算术块电路和积分器，所述积分路径被配置为与所述比例路径并联，
其中，所述第一∑-Δ调制算术块电路使用第一∑-Δ调制系数作为除数，对所述数字环路滤波器的输入执行除法运算，并且
其中，所述第二∑-Δ调制算术块电路使用第二∑-Δ调制系数作为除数，对所述第一∑-Δ调制算术块电路的输出执行除法运算。
11.根据权利要求10所述的数字环路滤波器，
其中，所述比例路径的第一增益小于1，并且
其中，所述积分路径的第二增益小于所述比例路径的所述第一增益。
12.根据权利要求10所述的数字环路滤波器，
其中，所述第一∑-Δ调制系数与所述第二∑-Δ调制系数不同。
13.根据权利要求10所述的数字环路滤波器，
其中，所述积分器连接到所述第二∑-Δ调制算术块电路，并且
其中，所述比例路径还包括：加法器电路，连接到所述第一∑-Δ调制算术块电路和所述积分路径的所述积分器，并被配置为对所述第一∑-Δ调制算术块电路的输出和所述积分路径的所述积分器的输出求和。
14.根据权利要求10所述的数字环路滤波器，
其中，所述比例路径跟踪高频的抖动输入，并且
其中，所述积分路径跟踪低频的抖动输入。
15.一种电子设备，包括：
接收电路；以及
发送电路，被配置为通过信道向所述接收电路发送数据，
其中，所述接收电路包括时钟数据恢复电路，
其中，所述时钟数据恢复电路包括：
开关式相位检测器，被配置为接收所述数据和时钟信号，并确定所述时钟信号的相位是否领先或落后于所述数据的相位；
数字环路滤波器，被配置为接收来自所述开关式相位检测器的输出，并对输入抖动进行滤波；
累加器，被配置为对来自所述数字环路滤波器的输出进行累加；
编码器，被配置为对所述累加器的输出进行编码以生成相位插值码；以及
相位插值器，被配置为根据所述相位插值码生成具有输出相位的时钟信号，并且
其中，所述数字环路滤波器包括：
比例路径，包括第一∑-Δ调制算术块电路；以及
积分路径，与所述比例路径并联，并包括第二∑-Δ调制算术块电路和积分器。
16.根据权利要求15所述的电子设备，
其中，所述第一∑-Δ调制算术块电路使用第一∑-Δ调制系数作为除数，对所述开关式相位检测器的输出执行除法运算，并且
其中，所述第二∑-Δ调制算术块电路使用第二∑-Δ调制系数作为除数，对所述第一∑-Δ调制算术块电路的输出执行除法运算。
17.根据权利要求16所述的电子设备，
其中，所述第一∑-Δ调制系数与所述第二∑-Δ调制系数不同。
18.根据权利要求15所述的电子设备，
其中，所述积分器连接到所述第二∑-Δ调制算术块电路，并且
其中，所述比例路径还包括：加法器电路，连接到所述第一∑-Δ调制算术块电路和所述积分路径的所述积分器，并被配置为对所述第一∑-Δ调制算术块电路的输出和所述积分路径的所述积分器的输出求和。
19.根据权利要求15所述的电子设备，
其中，所述比例路径的第一增益小于1，并且
其中，所述积分路径的第二增益小于所述比例路径的所述第一增益。
20.根据权利要求15所述的电子设备，
其中，所述开关式相位检测器包括：
第一XOR门，被配置为对在所述时钟信号的下降沿处的数据和在所述时钟信号的第一上升沿处的数据执行XOR运算，以生成表示所述时钟信号的相位是否领先于所述数据的相位的第一输出；以及
第二XOR门，被配置为对在所述时钟信号的所述下降沿处的数据和在所述时钟信号的第二上升沿处的数据执行XOR运算，以生成表示所述时钟信号的相位是否落后于所述数据的相位的第二输出，
其中，所述第一上升沿在所述下降沿之前，
其中，所述第二上升沿在所述下降沿之后，并且
其中，所述相位插值器响应于所述相位插值码的改变来控制所述输出相位，并且
其中，所述相位插值码响应于从所述开关式相位检测器接收的表示所述时钟信号的相位领先于所述数据的相位的值大于预定值、或从所述开关式相位检测器接收的表示所述时钟信号的相位落后于所述数据的相位的值大于预定值而改变。
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