TW202329645A - 時鐘資料恢復電路、數位環路濾波器以及包括其的裝置 - Google Patents

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Abstract

一種時鐘資料恢復電路包括：二進位相位偵測器，接收資料及時鐘訊號，並判斷時鐘訊號的相位是否超前於或滯後於資料的相位；數位環路濾波器，接收二進位相位偵測器的輸出並過濾輸入抖動；累加器，對來自數位環路濾波器的輸出進行累加；編碼器，對累加器的輸出進行編碼以產生相位內插碼；以及相位內插器，被配置成根據相位內插碼來產生具有輸出相位的時鐘訊號。數位環路濾波器包括連接至二進位相位偵測器的第一積分三角調變（SDM）算術區塊電路。

Description

低延遲及低操作的數位環路濾波器以及包括其的時鐘資料恢復電路
本發明概念是有關於一種數位環路濾波器（digital loop filter，DLF），且更具體而言，是有關於一種低延遲及低操作（low latency and less operation）的數位環路濾波器以及包括其的時鐘資料恢復電路。 [相關申請案的交叉參考]
本申請案是基於在2021年11月11日及2022年7月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2021-0155148號及韓國專利申請案第10-2022-0093462號，並根據35 U.S.C. §119主張其優先權，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
隨著近來技術的飛躍，對高速資料傳送的需求亦與日俱增。為此，使用以高速來傳送資料的串列通訊方法。串列通訊方法可用於各種應用，例如系統中所包括的部件之間的通訊及積體電路中的資料移動以及獨立裝置之間經由可拆卸埠（detachable port）進行的通訊。舉例而言，作為使用擴展卡的高速串列電腦擴展匯流排標準的快速周邊組件互連（peripheral component interconnect express，PCIe）記憶體介面的第四代（Generation 4）以每巷道（lane）16十億位元/秒（gigabits per second，Gbps）的速度運作，而M-PHY介面的第五檔（Gear 5）以每巷道約24十億位元/秒的速度運作。
一種藉由偵測嵌入於串列資料（serial data）中的時鐘訊號的相位而自串列資料產生經恢復時鐘訊號並使用經恢復時鐘訊號自串列資料產生經恢復資料的時鐘資料恢復電路可用於藉由串列通訊方法來傳送及接收資料的各種裝置及應用。
本發明概念是有關於一種時鐘資料恢復電路，所述時鐘資料恢復電路包括用於增大抖動容差（jitter tolerance）的一種低延遲及低操作的數位環路濾波器。
根據本發明概念的一態樣，一種時鐘資料恢復電路包括：二進位相位偵測器（bang bang phase detector，BBPD），接收資料及時鐘訊號，並判斷時鐘訊號的相位是否超前於或滯後於資料的相位；數位環路濾波器，接收二進位相位偵測器的輸出並過濾輸入抖動；累加器，對來自數位環路濾波器的輸出進行累加；編碼器，對累加器的輸出進行編碼以產生相位內插碼（phase interpolation code）；以及相位內插器（phase interpolator），被配置成根據相位內插碼來產生具有輸出相位的時鐘訊號。數位環路濾波器包括連接至二進位相位偵測器的第一積分三角調變（sigma delta modulation，SDM）算術區塊電路。
根據本發明概念的一態樣，一種數位環路濾波器包括：比例路徑（proportional path），包括第一積分三角調變（SDM）算術區塊電路；以及積分路徑（integral path），包括第二SDM算術區塊電路及積分器（integrator）。積分路徑與比例路徑平行地進行配置。第一SDM算術區塊電路使用第一SDM係數作為除數對數位環路濾波器的輸入實行除法運算。第二SDM算術區塊電路使用第二SDM係數作為除數對第一SDM算術區塊電路的輸出實行除法運算。
根據本發明概念的另一態樣，一種裝置包括：接收電路；以及傳送電路，經由通道（channel）向接收電路傳送資料。接收電路包括時鐘資料恢復電路。時鐘資料恢復電路包括：二進位相位偵測器，接收資料及時鐘訊號，並判斷時鐘訊號的相位是否超前於或滯後於資料的相位；數位環路濾波器，接收來自二進位相位偵測器的輸出並過濾輸入抖動；累加器，對來自數位環路濾波器的輸出進行累加；編碼器，對累加器的輸出進行編碼以產生相位內插碼；以及相位內插器，根據相位內插碼來產生具有輸出相位的時鐘訊號。數位環路濾波器包括：比例路徑，包括第一積分三角調變（SDM）算術區塊電路；以及積分路徑，與比例路徑平行，且包括第二SDM算術區塊電路及積分器。
在下文中，將參照附圖詳細闡述本發明概念的實施例。
圖1是示出根據實施例的資料傳送及接收系統100的方塊圖。
參照圖1，資料傳送及接收系統100可包括第一裝置101、第二裝置102及傳輸線（transmission line）105。用於傳送資料的第一裝置101可藉由傳送電路103經由傳輸線105向第二裝置102傳送資料。在實施例中，第一裝置101可僅向第二裝置102傳送資料，可單獨地對資料進行編碼以傳送經編碼資料，或者可將資料與時鐘訊號一起進行傳送。
根據實施例，第一裝置101可更包括串化器（serializer）110。串化器110可根據預先確定的單位來劃分欲傳送至第二裝置102的資料，且可根據高速串列介面將資料作為叢發資料（burst data）來進行傳送。
第二裝置102可經由傳輸線105及接收電路104來接收由第一裝置101傳送的資料。在實施例中，第二裝置102可更包括用於對經編碼資料進行解密的解碼器。在各種實施例中，第一裝置101可被稱為傳送裝置（transmitting device），且第二裝置102可被稱為接收裝置（receiving device）。
根據實施例，第二裝置102可更包括解串器（deserializer）120。解串器120可接收包括位元序列（bit sequence）的輸入資料訊號，以產生包括平行資料（parallel data）的輸出資料訊號。
根據實施例，第二裝置102可更包括時鐘資料恢復電路130。時鐘資料恢復電路130可接收由第一裝置101以串列通訊方法傳送的輸入資料訊號，且可自輸入資料訊號產生輸出資料訊號。輸出資料訊號可被稱為經恢復資料訊號（recovered data signal）。輸入資料訊號可包括一系列位元，即位元序列。舉例而言，輸入資料訊號可包括由依序列出的m個位元構成的封包（packet）。時鐘資料恢復電路130可藉由對輸入資料訊號中所包括的位元序列進行取樣來辨識輸入資料訊號中所包括的串列資料，並可自串列資料產生包括平行資料的輸出資料訊號。
根據實施例，輸入資料訊號可包括時鐘訊號以及串列資料。可經由傳輸線105自第一裝置101接收包括串列資料的資料訊號，且可經由與傳輸線105分離的時鐘線（clock line）（未示出）接收時鐘訊號。在實施例中，第一裝置101可具有包括於資料訊號中的時鐘訊號，且第二裝置102可恢復包括於資料訊號中的時鐘訊號以辨識串列資料。第二裝置102可藉由恢復包括資料訊號的變化的時鐘訊號來對位元序列進行取樣，以使得資料傳遞率（data transfer rate）可提高。包括於輸入資料訊號中的時鐘訊號可被稱為嵌入式時鐘（embedded clock）。
在各種實施例中，傳輸線105可被稱為包括傳輸通道及資料通道的各種用語中的一者。另外，如圖1中所示，傳輸線105用於實體連接或電性連接。然而，本發明概念並非僅限於此。根據各種實施例，傳輸線105可指代用於以無線方式傳送資料的通道。
圖2是示出根據實施例的時鐘資料恢復電路200的方塊圖。
參照圖2，時鐘資料恢復電路200可包括二進位相位偵測器210（即，二元相位偵測器（binary phase detector））、數位環路濾波器220、積分器230、編碼器240及相位內插器250。
根據實施例，二進位相位偵測器210可自比較取樣器（comparative sampler）（未示出）接收訊號，以判斷輸入資料訊號DATA_IN（即，資料）是否與時鐘訊號CLK匹配（即，與時鐘訊號CLK同相位）或者判斷時鐘訊號CLK是否超前於/滯後於輸入資料訊號DATA_IN。二進位相位偵測器210可基於比較取樣器（未示出）的在預定義的單位間隔（unit interval，UI）期間接收的輸出值的變化來判斷時鐘訊號CLK是否與輸入資料訊號DATA_IN鎖定於一起（即，與輸入資料訊號DATA_IN同相位）或者超前於/滯後於輸入資料訊號DATA_IN。舉例而言，如參照圖3所詳細闡述，二進位相位偵測器210可對自相位內插器250輸出的時鐘訊號CLK的轉變與輸入資料訊號DATA_IN的轉變進行比較，以判斷時鐘訊號CLK的相位是否超前於或滯後於輸入資料訊號DATA_IN的相位。在實施例中，二進位相位偵測器210可擷取輸入資料訊號DATA_IN的相位與時鐘訊號CLK的相位之間的相位誤差（phase error）的符號。舉例而言，相位誤差的符號可表示時鐘訊號CLK的相位是否超前於或滯後於輸入資料訊號DATA_IN的相位。
根據實施例，數位環路濾波器220可接收自二進位相位偵測器210獲取的相位誤差訊號∆pi以控制時鐘訊號CLK的相位，以使得輸入資料訊號DATA_IN與時鐘訊號CLK彼此鎖定於一起（即，彼此同相位）。在實施例中，相位誤差訊號∆pi可表示在預先確定的時鐘持續時間內時鐘超前量及時鐘滯後量的累加量（accumulation）。舉例而言，時鐘超前量的值符號為正，時鐘滯後量的值符號為負。當時鐘訊號接連地超前於輸入資料訊號DATA_IN時，相位誤差訊號∆pi將會增加。當時鐘訊號接連地滯後於輸入資料訊號DATA_IN時，相位誤差訊號∆pi將會減小。儘管未在圖2中闡述，然而相位誤差訊號∆pi將經由BBPD 210與DLF濾波器220之間的解串器及加法器電路來計算。當相位誤差訊號∆pi的值在「0」附近顫動（dithering）時，數位環路濾波器220可確定出輸入資料訊號DATA_IN與時鐘訊號CLK彼此鎖定於一起。舉例而言，如參照圖4所詳細闡述，當由二進位相位偵測器210接收的時鐘訊號CLK的相位由超前值或滯後值表示時，且當所接收的超前值或滯後值滿足預先確定的值或大於預先確定的值時，數位環路濾波器220可將相位內插碼的經改變的值通知給相位內插器250，以控制時鐘訊號CLK的相位。在實施例中，相位內插碼因應於相位誤差訊號∆pi大於為正值的第一臨限值或者因應於相位誤差訊號∆pi小於為負值的第二臨限值而改變。
根據實施例，積分器230可對其輸出與輸入進行求和，以向其提供所述和作為輸入。舉例而言，積分器230可利用加法器（adder）及正反器（flip-flop）來實施。正反器向編碼器240提供輸出，且向加法器提供回饋。加法器對來自DLF 220的輸入與來自正反器的輸出進行求和。加法器將所述和提供至正反器。亦即，由於積分器230將輸入加到輸出，因此積分器230可被稱為累加器。在實施例中，積分器230可對數位環路濾波器220的輸出進行求和。根據實施例，積分器230可佈置於數位環路濾波器220與相位內插器250之間。當在輸入資料訊號DATA_IN與時鐘訊號CLK之間提供頻率偏移（frequency offset）時，為了追蹤時鐘的相位，在使用相位內插器250的時鐘資料恢復電路200中，可將積分器230佈置於數位環路濾波器220的下一端處及相位內插器250的前端處。
根據實施例，編碼器240可經由積分器230對累積訊號（accumulated signal）進行編碼。編碼器240的經編碼輸出可對應於相位內插碼。
根據實施例，相位內插器250可自編碼器240接收相位內插碼，以控制輸出時鐘的相位。舉例而言，相位內插器250可自相位鎖定環路（phase locked loop，PLL）接收包括多個相位時鐘訊號的源時鐘訊號（source clock signal）。相位內插器250可藉由基於相位內插碼將所述多個相位時鐘訊號的權重設定為彼此不同來產生具有新相位的時鐘訊號CLK。
圖3是示出圖2的二進位相位偵測器210的圖。
參照圖2及圖3，二進位相位偵測器210可包括第一互斥或（XOR）閘310及第二互斥或閘320。第一互斥或閘310的輸出可為表示時鐘訊號CLK是否超前於輸入資料訊號DATA_IN的訊號（即，表示時鐘訊號CLK的相位是否超前於輸入資料訊號DATA_IN的相位的訊號）。第二互斥或閘320的輸出可為表示時鐘訊號CLK是否滯後於輸入資料訊號DATA_IN的訊號（即，表示時鐘訊號CLK的相位是否滯後於輸入資料訊號DATA_IN的相位的訊號）。第一互斥或閘310及第二互斥或閘320可對輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣（falling edge）D x處的邏輯值與輸入資料訊號DATA_IN在時鐘訊號CLK的每一上升邊緣（rising edge）E x-1及E x處的邏輯值進行比較，以產生表示時鐘訊號CLK是否超前於輸入資料訊號DATA_IN或者時鐘訊號CLK是否滯後於輸入資料訊號DATA_IN的輸出。舉例而言，第一互斥或閘310的輸入可為輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的邏輯位準及輸入資料訊號DATA_IN在時鐘訊號CLK的在先的上升邊緣E x-1處的邏輯位準。當第一互斥或閘310的輸入彼此不同時，第一互斥或閘310的輸出是為「邏輯高」的邏輯位準，而當第一互斥或閘310的輸入彼此相同時，第一互斥或閘310的輸出是為「邏輯低」的邏輯位準。舉例而言，第二互斥或閘320的輸入可為輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的邏輯位準及輸入資料訊號DATA_IN在時鐘訊號CLK的隨後的上升邊緣E x處的邏輯位準。當第二互斥或閘320的輸入彼此不同時，第二互斥或閘320的輸出是為「邏輯高」的邏輯位準，而當第二互斥或閘320的輸入彼此相同時，第二互斥或閘320的輸出是為「邏輯低」的邏輯位準。
根據實施例，在第一情形Case 1中，時鐘訊號CLK超前於輸入資料訊號DATA_IN。舉例而言，輸入資料訊號DATA_IN是兩個互補訊號的差分訊號，且輸入資料訊號DATA_IN的所述兩個互補訊號中的一者（例如，為「邏輯高」的互補訊號）是第一互斥或閘310的輸入。第一互斥或閘310可對輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的邏輯位準與輸入資料訊號DATA_IN在時鐘訊號CLK的前一上升邊緣E x-1（即，在先的上升邊緣）處的邏輯位準實行互斥或運算。舉例而言，第一互斥或閘310的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯高」及輸入資料訊號DATA_IN在時鐘訊號CLK的前一上升邊緣E x-1處的「邏輯低」，且第一互斥或閘310的輸出可為「邏輯高」。第二互斥或閘320的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯高」及輸入資料訊號DATA_IN在時鐘訊號CLK的隨後的上升邊緣E x處的「邏輯高」，且第二互斥或閘320的輸出可為「邏輯低」。在實例中，當輸入資料訊號DATA_IN是兩個互補訊號的差分訊號且輸入資料訊號DATA_IN的所述兩個互補訊號中的一者（例如，為「邏輯低」的互補訊號）是第一互斥或閘310的輸入時，可對輸入資料訊號DATA_IN在下降邊緣D x處的邏輯位準與輸入資料訊號DATA_IN在前一上升邊緣E x-1（即，在先的上升邊緣）處的邏輯位準（其均為第一互斥或閘310的輸入）實行互斥或運算。第一互斥或閘310的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯低」及輸入資料訊號DATA_IN在前一上升邊緣E x-1處的「邏輯高」，且第一互斥或閘310的輸出可為「邏輯高」。第二互斥或閘320的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯低」及輸入資料訊號DATA_IN在時鐘訊號CLK的隨後的上升邊緣E x處的「邏輯低」，且第二互斥或閘320的輸出可為「邏輯低」。亦即，可注意到，當時鐘訊號CLK超前於輸入資料訊號DATA_IN時，第一互斥或閘310輸出「邏輯高」訊號，且第二互斥或閘320輸出「邏輯低」訊號。
根據實施例，在第二情形Case 2中，時鐘訊號CLK滯後於輸入資料訊號DATA_IN。舉例而言，輸入資料訊號DATA_IN是兩個互補訊號的差分訊號，且輸入資料訊號DATA_IN的所述兩個互補訊號中的一者（例如，為「邏輯高」的互補訊號）是第一互斥或閘310的輸入。第一互斥或閘310可對輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的邏輯位準與輸入資料訊號DATA_IN在時鐘訊號CLK的前一上升邊緣E x-1處的邏輯位準實行互斥或運算。第一互斥或閘310的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯高」及輸入資料訊號DATA_IN在前一上升邊緣E x-1處的「邏輯高」，且第一互斥或閘310的輸出可為「邏輯低」。第二互斥或閘320的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯高」及輸入資料訊號DATA_IN在時鐘訊號CLK的隨後的上升邊緣E x處的「邏輯低」，且第二互斥或閘320的輸出可為「邏輯高」。在實例中，輸入資料訊號DATA_IN是兩個互補訊號的差分訊號，且輸入資料訊號DATA_IN的所述兩個互補訊號中的一者（例如，為「邏輯低」的互補訊號）是第一互斥或閘310的輸入。第一互斥或閘310可對輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的邏輯位準與輸入資料訊號DATA_IN在時鐘訊號CLK的前一上升邊緣E x-1處的邏輯位準實行互斥或運算。第一互斥或閘310的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯低」及輸入資料訊號DATA_IN在前一上升邊緣E x-1處的「邏輯低」，且第一互斥或閘310的輸出可為「邏輯低」。第二互斥或閘320的輸入是輸入資料訊號DATA_IN在時鐘訊號CLK的下降邊緣D x處的「邏輯低」及輸入資料訊號DATA_IN在時鐘訊號CLK的隨後的上升邊緣E x處的「邏輯高」，且第二互斥或閘320的輸出可為「邏輯高」。亦即，可注意到，當時鐘訊號CLK滯後於輸入資料訊號DATA_IN時，第一互斥或閘310輸出「邏輯低」訊號，且第二互斥或閘320輸出「邏輯高」訊號。
圖4是示出根據比較例的數位環路濾波器400的方塊圖。
參照圖4，數位環路濾波器400可包括比例路徑401及積分路徑403。
根據實施例，比例路徑401可包括第一算術區塊410、求和器420（即，加法器電路）、第三算術區塊430及第四算術區塊440。比例路徑401可迅速追蹤作為輸入的時鐘訊號與資料（即，輸入資料訊號）之間的相位差。舉例而言，比例路徑401可追蹤為高頻率的抖動。抖動可包括於輸入資料訊號DATA_IN中。抖動的追蹤表明抖動與輸入資料訊號DATA_IN之間的相位差減小。第一算術區塊410可將數位環路濾波器400的自二進位相位偵測器210接收的輸入DLF in乘以係數K p。求和器420可對數位環路濾波器400的經由第一算術區塊410而乘以係數K p的輸入DLF in與數位環路濾波器400的經由積分路徑403而轉換的輸入DLF in進行求和。第三算術區塊430可實行積分三角調變。舉例而言，第三算術區塊430可將自求和器420接收的值除以係數SDM。第四算術區塊440可將自第三算術區塊430接收的輸入乘以K，以產生數位環路濾波器400的輸出DLF out。根據實施例，包括第一算術區塊410至第四算術區塊440的比例路徑401的輸入相對於輸出的增益可為「K P*SDM*K」。
根據實施例，積分路徑403可包括第五算術區塊450及積分器460。積分路徑403可追蹤作為輸入的時鐘訊號與資料之間的相位差。舉例而言，積分路徑403可追蹤為低頻率的抖動。第五算術區塊450可將數位環路濾波器400的輸入DLF in除以係數K i*SDM。積分器460可對其輸出與第五算術區塊450的輸出進行求和，以累加所述和。根據實施例，包括第五算術區塊450及積分器460的積分路徑403的增益可為「K i*SDM*1/(1-Z -1)*SDM*K」。積分路徑403的增益可以是為比例路徑401的增益的約1/1000的小值。
根據以上所述的比較例，數位環路濾波器400的比例路徑401經由第一算術區塊410、求和器420、第三算術區塊430及第四算術區塊440將輸入DLF in轉換成輸出DLF out。然而，由於每當由第一算術區塊410、第三算術區塊430及第四算術區塊440實行運算時均因花費於所述運算上的時間而出現延遲，且由於每當實行所述運算時均出現重定時（retiming），因此經由比例路徑401出現的延遲可能足夠大。由於積分路徑403追蹤為低頻率的抖動，因此在經由高速串列介面以高頻率來傳送資料的環境中，比例路徑401的延遲可能會降低傳送及接收資料的位元誤差率（bit error rate，BER），且可能使抖動效能劣化。
圖5A是示出根據比較例的經恢復時鐘及正弦抖動（sinusoidal jitter）的曲線圖，且圖5B是示出抖動容差根據頻率而變化的曲線圖。
參照圖5A，為了量測包括根據圖4中所示比較例的數位環路濾波器400的時鐘資料恢復電路的抖動容差，可輸入正弦抖動訊號510。舉例而言，正弦抖動訊號510可具有為2個UI的週期。
根據實施例，包括數位環路濾波器400的時鐘資料恢復電路的總延遲可為0.5個UI。舉例而言，自輸入資料訊號DATA_IN（參見圖2及圖3）被輸入至二進位相位偵測器210的時間點至自相位內插器250輸出的時鐘訊號CLK（參見圖2及圖3）被輸入至二進位相位偵測器210的時間點為止的區段可為總延遲。當總延遲為正弦抖動訊號510的週期的近似1/4（例如，0.5個UI）時，藉由相位內插器250而恢復的時鐘訊號520可能滯後於正弦抖動訊號510達正弦抖動訊號510的週期的1/2（例如，1個UI）。亦即，正弦抖動訊號510與經恢復時鐘訊號520可能具有相反的相位。亦即，包括數位環路濾波器400的時鐘資料恢復電路可能無法僅藉由接收為小振幅的正弦抖動訊號510作為輸入來實行正常的資料取樣。
參照圖5B，示出抖動容差根據正弦抖動訊號510的頻率的變化。舉例而言，第一圖形530示出當總延遲足夠小時根據正弦抖動訊號510的頻率變化而變化的抖動容差。第二圖形540示出當總延遲增大時根據正弦抖動訊號510的頻率變化而變化的抖動容差。參照第二圖形540，當總延遲增大而使得總延遲為正弦抖動訊號510的週期的近似1/4（例如，0.5個UI）時，發生欠阻尼（underdamping），使得抖動容差迅速劣化。此時，由於發生於數位環路濾波器400中的延遲在總延遲中具有最高的百分數，因此使發生於數位環路濾波器400中的延遲最小化是所期望的。
圖6示出根據實施例的等效數位環路濾波器600。
參照圖6，等效數位環路濾波器600可包括比例路徑601及積分路徑603。
根據實施例，比例路徑601可包括第一等效算術區塊610及求和器620。比例路徑601可迅速追蹤作為輸入的時鐘訊號與資料（例如，參照圖3所述的時鐘訊號CLK與輸入資料訊號DATA_IN）之間的相位差。第一等效算術區塊610可將等效數位環路濾波器600的自二進位相位偵測器210接收的輸入DLF in除以係數K p。
參照圖4的比較例，數位環路濾波器400的增益DLF out/DLF in可具有非常小的值（＜1）。因此，由於等效數位環路濾波器600的最終輸出必須具有小值，因此等效數位環路濾波器600可包括第一等效算術區塊610，以使得等效數位環路濾波器600具有與圖4的數位環路濾波器400的比例路徑401的傳遞函數（transfer function）相同的增益。此時，自比例路徑601的視角來看，等效數位環路濾波器600不需要使用係數K p對等效數位環路濾波器600的輸入DLF in重複實行乘法運算、不需要使用係數SDM實行除法運算且不需要使用係數K p再次實行乘法運算。如以上參照圖5A及圖5B所述，在比例路徑401中，每當經過多個算術區塊（例如，第一算術區塊410、第三算術區塊430及第四算術區塊440）時，均會出現延遲，且所述延遲在總延遲中佔主導。舉例而言，根據實施例的等效數位環路濾波器600的比例路徑601可藉由等效係數來對由數位環路濾波器400的比例路徑401的所述多個算術區塊（例如，第一算術區塊410、第三算術區塊430及第四算術區塊440）實行的運算的結果僅實行一次除法運算。由於比例路徑601的增益小於1，因此第一等效算術區塊610可等效地僅實行一次除法運算。在實施例中，根據實施例的等效數位環路濾波器600的比例路徑601可使用係數K p*SDM作為除數來對二進位相位偵測器的輸出實行除法運算。使用係數K p*SDM作為除數可具有對由數位環路濾波器400的比例路徑401的所述多個算術區塊（例如，第一算術區塊410、第三算術區塊430及第四算術區塊440）實行的運算的結果實行除法運算的效果。由於比例路徑601的增益小於1，因此第一等效算術區塊610可使用係數K p*SDM等效地僅實行一次除法運算。
求和器420可對等效數位環路濾波器600的經由第一等效算術區塊610而乘以K p*SDM的輸入DLF in與等效數位環路濾波器600的經由積分路徑603而轉換的輸入DLF in進行求和。根據實施例，包括第一等效算術區塊610的比例路徑601的輸入對輸出的增益可為「K p*SDM」。
根據實施例，積分路徑603可包括第三等效算術區塊630及積分器640。積分路徑603可追蹤作為輸入的時鐘訊號與資料之間的相位差。第三等效算術區塊630可將等效數位環路濾波器600的輸入DLF in除以K i*SDM。舉例而言，第三等效算術區塊630可對第一等效算術區塊610的輸出實行除法運算。積分器640可對其輸出與第三等效算術區塊630的輸出進行求和，以累加所述和。舉例而言，積分路徑603可使用係數K i/K p*SDM作為除數來對藉由第一等效算術區塊610使用係數K p*SDM對等效數位環路濾波器600的輸入DLF in實行除法運算而獲得的值實行除法運算。因此，當為係數「K p*SDM」及「K i/K p*SDM」受到控制時，等效數位環路濾波器600可具有與圖4的數位環路濾波器400的增益相同的增益，且相較於圖4的數位環路濾波器400而言，可以更少的延遲及使用較少的操作來運作。
圖7是示出根據實施例的包括等效數位環路濾波器600的時鐘資料恢復電路的抖動容差的曲線圖。
參照圖7，第一曲線710示出M-PHY第五檔的標準規範。換言之，儘管抖動容差根據頻率變化而劣化，然而必須提供較第一曲線710的抖動容差大的抖動容差。
第二曲線720示出量測包括數位環路濾波器400的時鐘資料恢復電路的抖動容差的結果。舉例而言，第二曲線720可示出量測包括圖4的數位環路濾波器400的時鐘資料恢復電路的抖動效能的結果。此時，可自第二曲線720注意到，發生欠阻尼，使得抖動容差在時鐘資料恢復電路的頻寬（例如，10 8赫）中迅速劣化。可注意到，當發生欠阻尼時的抖動容差與第一曲線710的抖動容差具有為0.046個UI的餘裕（margin）。
第三曲線730示出量測包括根據實施例的等效數位環路濾波器600的時鐘資料恢復電路的抖動容差的結果。舉例而言，第三曲線730可示出量測包括圖6的等效數位環路濾波器600的時鐘資料恢復電路的抖動效能的結果。此時，可自第三曲線730注意到，發生欠阻尼，使得抖動容差在時鐘資料恢復電路的頻寬（例如，10 8赫）中迅速劣化。可注意到，當發生欠阻尼時的抖動容差與第一曲線710的抖動容差具有為0.107個UI的餘裕。亦即，包括圖6的等效數位環路濾波器600的時鐘資料恢復電路（其中延遲減少）可確保抖動容差餘裕是傳統時鐘資料恢復電路的抖動容差餘裕的約2.3倍。
圖8是示出根據實施例的包括等效數位環路濾波器600的時鐘資料恢復電路的經恢復時鐘訊號的曲線圖。
參照圖8，示出分別藉由包括根據圖4的比較例的數位環路濾波器400的時鐘資料恢復電路及包括圖6的等效數位環路濾波器600的時鐘資料恢復電路而恢復的時鐘訊號。
為了量測抖動容差，可輸入作為正弦抖動訊號的第一訊號810。此時，第一訊號810的頻率可為100百萬赫。第二訊號820示出藉由包括根據圖4的比較例的數位環路濾波器400的時鐘資料恢復電路而恢復的時鐘訊號。可注意到，第二訊號820被恢復成具有與第一訊號810的相位相反的相位。
第三訊號830示出藉由包括圖6的等效數位環路濾波器600的時鐘資料恢復電路而恢復的時鐘訊號。與相位與第一訊號810的相位相反的第二訊號820不同，可注意到，第三訊號830被恢復成滯後於第一訊號810達約0.005微秒。亦即，第三訊號830可被恢復成具有較第二訊號820的相位差小的相位差。
圖9是根據實施例的數位時鐘資料恢復電路1000的方塊圖。
參照圖9，數位時鐘資料恢復電路1000可包括二進位相位偵測器1010、數位環路濾波器1020及數位控制振盪器（digitally controlled oscillator，DCO）1030。
根據實施例，二進位相位偵測器1010可自比較取樣器接收訊號，以判斷資料是否與時鐘訊號匹配或者時鐘訊號是否超前於/滯後於輸入資料訊號DATA_IN。二進位相位偵測器1010可基於比較取樣器（未示出）的在預定義UI期間接收的輸出值的變化來判斷時鐘訊號是否與輸入資料訊號DATA_IN鎖定於一起或超前於/滯後於輸入資料訊號DATA_IN。舉例而言，二進位相位偵測器1010可對自DCO 1030輸出的欲被分頻的時鐘訊號的轉變與輸入資料訊號DATA_IN的轉變進行比較，以判斷時鐘訊號的相位是否超前於或滯後於輸入資料訊號DATA_IN的相位。
根據實施例，數位環路濾波器1020可自二進位相位偵測器1010接收相位誤差訊號∆pi以控制時鐘訊號的相位，以使得輸入資料訊號DATA_IN與時鐘訊號CLK彼此鎖定於一起。當相位誤差訊號∆pi的值在「0」附近顫動時，數位環路濾波器1020可確定出輸入資料訊號DATA_IN與時鐘訊號彼此鎖定於一起。舉例而言，數位環路濾波器1020可接收自二進位相位偵測器1010接收的時鐘訊號的相位的超前值或滯後值，且可產生DCO控制碼，以將所產生的DCO控制碼提供至DCO 1030。根據實施例，DCO 1030可基於自數位環路濾波器1020接收的DCO控制碼來產生為可變頻率（variable frequency）的訊號。
圖10是根據實施例的數位時鐘資料恢復電路1100的方塊圖。
參照圖10，數位時鐘資料恢復電路1100可包括時間至數位轉換器（time to digital converter，TDC）1110、數位環路濾波器1120及DCO 1130。
根據實施例，TDC 1110可接收參考時鐘訊號Ref CLK及經DCO 1130分頻的時鐘訊號。TDC 1110可對接收到參考時鐘訊號Ref CLK的時間點與接收到經分頻的時鐘訊號的時間點進行比較，以偵測時間差。舉例而言，TDC 1110可產生表示時間差的偏斜資訊（skew information）。舉例而言，TDC 1110可在第一時間點處接收參考時鐘訊號Ref CLK，且可在較第一時間點晚的第二時間點處接收經DCO 1130分頻的時鐘訊號。此時，TDC 1110可根據參考時鐘訊號來確定在第一時間點與第二時間點之間已經過多少時鐘訊號，且可產生偏斜資訊。
根據實施例，數位環路濾波器1120可自TDC 1110接收偏斜資訊以控制時鐘訊號的相位，以使得經DCO 1130分頻的時鐘訊號與參考時鐘訊號Ref CLK彼此鎖定於一起。當相位誤差訊號∆pi的值在「0」附近顫動時，數位環路濾波器1120可確定出資料與時鐘訊號彼此鎖定於一起。舉例而言，數位環路濾波器1120可接收自TDC 1110接收的時鐘訊號的相位的超前值或滯後值，且可產生DCO控制碼，以將所產生的DCO控制碼提供至DCO 1130。根據實施例，DCO 1130可基於自數位環路濾波器1120接收的DCO控制碼來產生為可變頻率的訊號。
圖11是示出根據實施例的包括時鐘資料恢復電路的裝置的方塊圖。
根據實施例的時鐘資料恢復電路可包括於接收電路1422中。所述裝置可為包括顯示面板1400的計算系統，且作為非限制性實例，可為例如桌上型電腦、伺服器、電視（television，TV）機或廣告牌等固定系統（stationary system）、或者例如膝上型電腦、行動電話、平板個人電腦（personal computer，PC）或可穿戴裝置等行動系統（mobile system）。如圖11中所示，所述裝置可包括母板（motherboard）1300及顯示面板1400，且輸入資料訊號DATA_IN可經由資料線1500自母板1300傳送至顯示面板1400。
母板1300可包括處理器1320，且處理器1320可包括傳送電路1322。處理器1320可指代實行計算操作的處理單元，例如微處理器、微控制器、應用專用積體電路（application specific integrated circuit，ASIC）或現場可程式化閘陣列（field programmable gate array，FPGA）。在一些實施例中，處理器1320可為視訊圖形處理器，例如圖形處理單元（graphics processing unit，GPU）。處理器1320可產生與經由包括於顯示面板1400中的顯示器1440而輸出的影像對應的影像資料，且所述影像資料可被提供至傳送電路1322。
傳送電路1322可將輸入資料訊號DATA_IN輸出至接收電路1422，以用於接收電路1422的時鐘資料恢復操作。顯示面板1400可包括顯示控制器1420及顯示器1440。顯示控制器1420可自母板1300接收輸入資料訊號DATA_IN，且可使用輸入資料訊號DATA_IN來實行時鐘資料恢復操作。在一些實施例中，顯示控制器1420可提供用於控制包括於顯示器1440中的畫素的顯示訊號SIG，且可被稱為顯示驅動器積體電路（display driver integrated circuit，DDI）。
顯示控制器1420可包括接收電路1422，且接收電路1422可接收輸入資料訊號DATA_IN。接收電路1422可包括根據實施例的時鐘資料恢復電路，且可自輸入資料訊號DATA_IN產生經恢復時鐘訊號及經恢復資料。包括於接收電路1422中的時鐘資料恢復電路可包括用於使經恢復時鐘訊號與輸入資料之間的相位差最小化的數位環路濾波器。
顯示器1440可包括任意類型的顯示器，作為非限制性實例，包括例如液晶顯示器（liquid crystal display，LCD）、發光二極體（light emitting diode，LED）顯示器、電致發光顯示器（electroluminescent display，ELD）、陰極射線管（cathode ray tube，CRT）顯示器、電漿顯示面板（plasma display panel，PDP）顯示器或者矽上液晶（liquid crystal on silicon，LCoS）顯示器。在圖11中，所述裝置被示出為包括顯示面板1400。然而，在一些實施例中，所述裝置可包括二或更多個顯示面板，即二或更多個顯示器。
圖12是示出根據實施例的包括時鐘資料恢復電路2240及2464的系統2000的方塊圖。
參照圖12，系統2000可包括主機2200及儲存裝置2400。儲存裝置2400可被稱為記憶體系統或儲存系統，且可包括訊號連接件2001、多個非揮發性記憶體2420_1至2420_n、緩衝記憶體2440及控制器2460。舉例而言，控制器2460可被稱為記憶體控制器或儲存控制器。
儲存裝置2400可經由訊號連接件2001向主機2200傳送訊號及自主機2200接收訊號。主機2200與儲存裝置2400可經由電性訊號及/或光訊號來彼此進行通訊，且作為非限制性實例，可經由通用快閃儲存器（universal flash storage，UFS）介面、串列進階技術附接（serial advanced technology attachment，SATA）介面、快速SATA（SATA express，SATAe）介面、小電腦小介面（small computer small interface，SCSI）介面、串列附接SCSI（serial attached SCSI，SAS）介面、快速周邊組件互連（PCIe）介面、快速非揮發性記憶體（non-volatile memory express，NVMe）介面、進階主機控制器介面（advanced host controller interface，AHCI）介面或以上通訊介面的組合來彼此進行通訊。
控制器2460可因應於自主機2200接收的訊號來控制所述多個非揮發性記憶體2420_1至2420_n。控制器2460可包括用於傳送及接收資料的串列通訊介面電路2462，且可包括應用所述實施例的時鐘資料恢復電路2464，以便恢復所接收的串列資料訊號的時鐘訊號及資料。串列通訊介面電路2462可提供通訊介面，例如UFS介面、SATA介面、SATAe介面、SCSI介面、SAS介面、PCIe介面、NVMe介面及AHCI介面。緩衝記憶體2440可為儲存裝置2400而運作。另一方面，主機2200可包括用於傳送及接收資料的串列通訊介面電路2220及應用所述實施例的時鐘資料恢復電路2240。
所述多個非揮發性記憶體2420_1至2420_n中的每一者可包括記憶體胞元陣列，所述記憶體胞元陣列可包括記憶體區塊，所述記憶體區塊中的每一者可被劃分成頁面，且所述頁面中的每一者可包括非揮發性記憶體胞元，例如至少一個反及（NAND）快閃記憶體胞元。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下作出形式及細節上的各種改變。
100:資料傳送及接收系統 101:第一裝置 102:第二裝置 103、1322:傳送電路 104、1422:接收電路 105:傳輸線 110:串化器 120:解串器 130、200、2240、2464:時鐘資料恢復電路 210、1010:二進位相位偵測器（BBPD） 220、400、1020、1120:數位環路濾波器（DLF） 230、460、640:積分器 240:編碼器 250:相位內插器 310:第一互斥或（XOR）閘 320:第二互斥或閘 401、601:比例路徑 403、603:積分路徑 410:第一算術區塊 420、620:求和器 430:第三算術區塊 440:第四算術區塊 450:第五算術區塊 510、T SJ:正弦抖動訊號 520、CLK:時鐘訊號 530:第一圖形 540:第二圖形 600:等效數位環路濾波器 610:第一等效算術區塊 630:第三等效算術區塊 710:第一曲線 720:第二曲線 730:第三曲線 810:第一訊號 820:第二訊號 830:第三訊號 1000、1100:數位時鐘資料恢復電路 1030、1130:數位控制振盪器（DCO） 1110:時間至數位轉換器（TDC） 1200:裝置 1300:主機板 1320:處理器 1400:顯示面板 1420:顯示控制器 1440:顯示器 1500:資料線 2000:系統 2001:訊號連接件 2200:主機 2220、2462:串列通訊介面電路 2400:儲存裝置 2420_1、2420_2～2420_n:非揮發性記憶體 2440:緩衝記憶體 2460:控制器 clk_lead、clk_lag:訊號 DATA_IN:輸入資料訊號 DLF in:輸入 DLF out:輸出 D x:下降邊緣 E x-1:前一上升邊緣/上升邊緣 E x:上升邊緣 K i*SDM、K i/K p*SDM、K p、K p*SDM、SDM:係數 Ref CLK:參考時鐘訊號 SIG:顯示訊號 Δpi:相位誤差訊號
藉由結合附圖閱讀以下詳細說明，將更清楚地理解實施例，在附圖中： 圖1是示出根據實施例的資料傳送及接收系統的方塊圖。 圖2是示出根據實施例的時鐘資料恢復電路的方塊圖。 圖3是示出圖2的二進位相位偵測器的圖。 圖4是示出根據比較例的數位環路濾波器的方塊圖。 圖5A是示出根據比較例的經恢復時鐘及正弦抖動的曲線圖，且圖5B是示出抖動容差根據頻率而變化的曲線圖。 圖6示出根據實施例的等效數位環路濾波器。 圖7是示出根據實施例的包括數位環路濾波器的時鐘資料恢復電路的抖動容差的曲線圖。 圖8是示出根據實施例的包括等效數位環路濾波器的時鐘資料恢復電路的經恢復時鐘訊號的曲線圖。 圖9是根據實施例的數位時鐘資料恢復電路的方塊圖。 圖10是根據實施例的數位時鐘資料恢復電路的方塊圖。 圖11是示出根據實施例的包括時鐘資料恢復電路的裝置的方塊圖。 圖12是示出根據實施例的包括時鐘資料恢復電路的系統的方塊圖。
200:時鐘資料恢復電路
210:二進位相位偵測器(BBPD)
220:數位環路濾波器(DLF)
230:積分器
240:編碼器
250:相位內插器
CLK:時鐘訊號
DATA_IN:輸入資料訊號
△pi:相位誤差訊號

Claims (20)

  1. 一種時鐘資料恢復電路，包括： 二進位相位偵測器，被配置成接收資料及時鐘訊號，並判斷所述時鐘訊號的相位是否超前於或滯後於所述資料的相位； 數位環路濾波器，被配置成接收所述二進位相位偵測器的輸出並過濾輸入抖動； 累加器，被配置成對來自所述數位環路濾波器的輸出進行累加； 編碼器，被配置成對所述累加器的輸出進行編碼以產生相位內插碼；以及 相位內插器，被配置成根據所述相位內插碼來產生具有輸出相位的所述時鐘訊號， 其中所述數位環路濾波器包括連接至所述二進位相位偵測器的第一積分三角調變（SDM）算術區塊電路。
  2. 如請求項1所述的時鐘資料恢復電路， 其中所述數位環路濾波器更包括連接至所述第一積分三角調變算術區塊電路的第二積分三角調變算術區塊電路。
  3. 如請求項2所述的時鐘資料恢復電路， 其中所述第一積分三角調變算術區塊電路使用第一積分三角調變係數作為除數對所述二進位相位偵測器的所述輸出實行除法運算，且 其中所述第二積分三角調變算術區塊電路使用第二積分三角調變係數作為除數對所述第一積分三角調變算術區塊電路的輸出實行除法運算。
  4. 如請求項3所述的時鐘資料恢復電路， 其中所述第一積分三角調變係數不同於所述第二積分三角調變係數。
  5. 如請求項2所述的時鐘資料恢復電路， 其中所述數位環路濾波器更包括： 積分器，連接至所述第二積分三角調變算術區塊電路；以及 加法器電路，連接至所述第一積分三角調變算術區塊電路及所述積分器，且被配置成對所述第一積分三角調變算術區塊電路的輸出與所述積分器的輸出進行求和。
  6. 如請求項5所述的時鐘資料恢復電路， 其中所述第一積分三角調變算術區塊電路包括於所述數位環路濾波器的比例路徑中，所述比例路徑追蹤處於高頻率的抖動輸入，且 其中所述第二積分三角調變算術區塊電路及所述積分器包括於所述數位環路濾波器的積分路徑中，所述積分路徑追蹤處於低頻率的抖動輸入。
  7. 如請求項1所述的時鐘資料恢復電路， 其中所述二進位相位偵測器包括： 第一互斥或閘，被配置成對所述時鐘訊號的下降邊緣處的所述資料與所述時鐘訊號的第一上升邊緣處的所述資料實行互斥或運算，以產生表示所述時鐘訊號的所述相位是否超前於所述資料的所述相位的第一輸出；以及 第二互斥或閘，被配置成對所述時鐘訊號的所述下降邊緣處的所述資料與所述時鐘訊號的第二上升邊緣處的所述資料實行互斥或運算，以產生表示所述時鐘訊號的所述相位是否滯後於所述資料的所述相位的第二輸出， 其中所述第一上升邊緣在所述下降邊緣之前，且 其中所述第二上升邊緣在所述下降邊緣之後。
  8. 如請求項1所述的時鐘資料恢復電路， 其中所述相位內插器因應於所述相位內插碼的變化而控制所述輸出相位，且 其中所述相位內插碼是因應於自所述二進位相位偵測器接收的表示所述時鐘訊號的所述相位超前於所述資料的所述相位的值大於預定義值、或者因應於自所述二進位相位偵測器接收的表示所述時鐘訊號的所述相位滯後於所述資料的所述相位的值大於預定義值而改變。
  9. 如請求項6所述的時鐘資料恢復電路， 其中所述比例路徑的第一增益小於1，且 其中所述積分路徑的第二增益小於所述比例路徑的所述第一增益。
  10. 一種數位環路濾波器，包括： 比例路徑，包括第一積分三角調變（SDM）算術區塊電路；以及 積分路徑，包括第二積分三角調變算術區塊電路及積分器，所述積分路徑與所述比例路徑平行地進行配置， 其中所述第一積分三角調變算術區塊電路使用第一積分三角調變係數作為除數對所述數位環路濾波器的輸入實行除法運算，且 其中所述第二積分三角調變算術區塊電路使用第二積分三角調變係數作為除數對所述第一積分三角調變算術區塊電路的輸出實行除法運算。
  11. 如請求項10所述的數位環路濾波器， 其中所述比例路徑的第一增益小於1，且 其中所述積分路徑的第二增益小於所述比例路徑的所述第一增益。
  12. 如請求項10所述的數位環路濾波器， 其中所述第一積分三角調變係數不同於所述第二積分三角調變係數。
  13. 如請求項10所述的數位環路濾波器， 其中所述積分器連接至所述第二積分三角調變算術區塊電路，且 其中所述比例路徑更包括加法器電路，所述加法器電路連接至所述第一積分三角調變算術區塊電路及所述積分路徑的所述積分器，且被配置成對所述第一積分三角調變算術區塊電路的輸出與所述積分路徑的所述積分器的輸出進行求和。
  14. 如請求項10所述的數位環路濾波器， 其中所述比例路徑追蹤處於高頻率的抖動輸入，且 其中所述積分路徑追蹤處於低頻率的抖動輸入。
  15. 一種裝置，包括： 接收電路；以及 傳送電路，被配置成經由通道向所述接收電路傳送資料， 其中所述接收電路包括時鐘資料恢復電路， 其中所述時鐘資料恢復電路包括： 二進位相位偵測器，被配置成接收所述資料及時鐘訊號，並判斷所述時鐘訊號的相位是否超前於或滯後於所述資料的相位； 數位環路濾波器，被配置成接收來自所述二進位相位偵測器的輸出並過濾輸入抖動； 累加器，被配置成對來自所述數位環路濾波器的輸出進行累加； 編碼器，被配置成對所述累加器的輸出進行編碼以產生相位內插碼；以及 相位內插器，被配置成根據所述相位內插碼來產生具有輸出相位的所述時鐘訊號，且 其中所述數位環路濾波器包括： 比例路徑，包括第一積分三角調變（SDM）算術區塊電路；以及 積分路徑，與所述比例路徑平行，且包括第二積分三角調變算術區塊電路及積分器。
  16. 如請求項15所述的裝置， 其中所述第一積分三角調變算術區塊電路使用第一積分三角調變係數作為除數對所述二進位相位偵測器的所述輸出實行除法運算，且 其中所述第二積分三角調變算術區塊電路使用第二積分三角調變係數作為除數對所述第一積分三角調變算術區塊電路的輸出實行除法運算。
  17. 如請求項16所述的裝置， 其中所述第一積分三角調變係數不同於所述第二積分三角調變係數。
  18. 如請求項15所述的裝置， 其中所述積分器連接至所述第二積分三角調變算術區塊電路，且 其中所述比例路徑更包括加法器電路，所述加法器電路連接至所述第一積分三角調變算術區塊電路及所述積分路徑的所述積分器，且被配置成對所述第一積分三角調變算術區塊電路的輸出與所述積分路徑的所述積分器的輸出進行求和。
  19. 如請求項15所述的裝置， 其中所述比例路徑的第一增益小於1，且 其中所述積分路徑的第二增益小於所述比例路徑的所述第一增益。
  20. 如請求項15所述的裝置， 其中所述二進位相位偵測器包括： 第一互斥或閘，被配置成對所述時鐘訊號的下降邊緣處的所述資料與所述時鐘訊號的第一上升邊緣處的所述資料實行互斥或運算，以產生表示所述時鐘訊號的所述相位是否超前於所述資料的所述相位的第一輸出；以及 第二互斥或閘，被配置成對所述時鐘訊號的所述下降邊緣處的所述資料與所述時鐘訊號的第二上升邊緣處的所述資料實行互斥或運算，以產生表示所述時鐘訊號的所述相位是否滯後於所述資料的所述相位的第二輸出， 其中所述第一上升邊緣在所述下降邊緣之前， 其中所述第二上升邊緣在所述下降邊緣之後， 其中所述相位內插器因應於所述相位內插碼的變化而控制所述輸出相位，且 其中所述相位內插碼是因應於自所述二進位相位偵測器接收的表示所述時鐘訊號的所述相位超前於所述資料的所述相位的值大於預定義值、或者因應於自所述二進位相位偵測器接收的表示所述時鐘訊號的所述相位滯後於所述資料的所述相位的值大於預定義值而改變。
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