KR20230068985A - 저 지연 및 저 연산의 디지털 루프 필터 및 이를 포함하는 클럭 데이터 복원 회로 - Google Patents

저 지연 및 저 연산의 디지털 루프 필터 및 이를 포함하는 클럭 데이터 복원 회로 Download PDF

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Abstract

클럭 데이터 복원 회로가 개시된다. 본 개시의 기술적 사상의 일 측면에 따른 클럭 데이터 복원 회로는, 클럭의 데이터에 대한 선행 또는 후행을 판단하기 위한 뱅뱅 위상 검출기, 입력 지터를 필터링하기 위한 디지털 루프 필터, 상기 디지털 루프 필터로부터 출력을 누산하기 위한 적분기, 상기 적분기의 출력을 부호화하기 위한 인코더, 및 상기 인코더에 의해 부호화된 코드에 따라 출력 위상을 제어하기 위한 위상 보간기를 포함하고, 상기 디지털 루프 필터는, 비례 경로는 제1 SDM 연산 블록을 포함할 수 있다.

Description

저 지연 및 저 연산의 디지털 루프 필터 및 이를 포함하는 클럭 데이터 복원 회로{DIGITAL LOOP FILTER OF LOW LATENCY AND LOW OPERATION AND CLOCK DATA RECOVERY CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 디지털 루프 필터에 관한 것으로서, 상세하게는 저 지연 및 저 연산의 디지털 루프 필터 및 이를 포함하는 클럭 데이터 복원 회로에 관한 것이다.
최근 기술의 비약적인 발전에 따라, 고속의 데이터 전송에 대한 요구도 나날이 증가하고 있다. 이를 위해, 데이터를 고속으로 전송하기 위한 직렬 통신 방식이 사용된다. 직렬 통신 방식은 탈부착 가능 포트를 통한 독립적인 장치들 사이 통신 뿐만 아니라 시스템에 포함된 부품들 사이 통신, 집적 회로 내부에서 데이터의 이동 등 다양한 어플리케이션에서 사용될 수 있다. 예를 들어, 확장 카드를 사용하기 위한 고속 직렬 컴퓨터 확장 버스 표준인 PCIe 메모리 인터페이스는 Generation 4에서 레인(lane) 당 16Gbps의 속도를 요구하고 MPHY 인터페이스는 Gear5에서 레인 당 약 24Gbps의 속도를 요구하고 있다.
직렬 데이터에 임베디드된 클럭의 위상을 검출하여 직렬 데이터로부터 복원 클럭들을 생성하고, 복원 클럭들을 이용하여 직렬 데이터로부터 복원 데이터를 생성하는 클럭 데이터 복원 회로는 직렬 통신 방식으로 데이터를 송수신하는 다양한 장치들, 어플리케이션에서 사용될 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 클럭 데이터 복원 회로에 저 지연 및 저 연산의 디지털 루프 필터를 포함하여 지터 톨러런스를 개선하기 위한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 클럭 데이터 복원 회로는, 클럭의 데이터에 대한 선행 또는 후행을 판단하기 위한 뱅뱅 위상 검출기, 입력 지터를 필터링하기 위한 디지털 루프 필터, 상기 디지털 루프 필터로부터 출력을 누산하기 위한 적분기, 상기 적분기의 출력을 부호화하기 위한 인코더 및 상기 인코더에 의해 부호화된 코드에 따라 출력 위상을 제어하기 위한 위상 보간기를 포함하고, 상기 디지털 루프 필터는, 제1 SDM(sigma delta modulation) 연산 블록을 포함하는 비례 경로(proportional path)를 포함할 수 있다.
한편, 본 개시의 기술적 사상의 일 측면에 따른 디지털 루프 필터는, 디지털 루프 필터에 있어서, 제1 SDM 연산 블록을 포함하는 비례 경로, 및 상기 비례 경로에 병렬이고, 제2 SDM 연산 블록 및 적분기를 포함하는 적분 경로를 포함하고, 상기 제1 SDM 연산 블록은, 제1 SDM 계수에 기반하여 나눗셈 연산을 수행하고, 상기 제2 SDM 연산 블록은, 제2 SDM 계수에 기반하여 나눗셈 연산을 수행할 수 있다.
한편, 본 개시의 기술적 사상의 일 측면에 따른 장치는, 수신 회로 및 채널을 통해 입력 데이터를 상기 수신 회로에 송신하도록 구성된 송신 회로를 포함하고, 상기 수신 회로는, 클럭의 데이터에 대한 선행 또는 후행을 판단하기 위한 뱅뱅 위상 검출기, 입력 지터를 필터링하기 위한 디지털 루프 필터, 상기 디지털 루프 필터로부터 출력을 누산하기 위한 적분기, 상기 적분기의 출력을 부호화하기 위한 인코더 및 상기 인코더에 의해 부호화된 코드에 따라 출력 위상을 제어하기 위한 위상 보간기를 포함하는, 클럭 데이터 복원 회로를 포함하고, 상기 디지털 루프 필터는, 제1 SDM 연산 블록을 포함하는 비례 경로와, 상기 비례 경로에 병렬이고, 제2 SDM 연산 블록 및 적분기를 포함하는 적분 경로를 포함할 수 있다.
본 발명의 기술적 사상의 디지털 루프 필터 및 이를 포함하는 클럭 데이터복원 회로에 따르면, 디지털 루프 필터 내의 비례 경로(proportional path)의 연산을 간소화(simplify)하여 비례 경로에 기반하여 발생하는 지연 시간을 감소시킬 수 있다.
본 발명의 기술적 사상의 디지털 루프 필터 및 이를 포함하는 클럭 데이터복원 회로에 따르면, 디지털 루프 필터 내의 비례 경로의 연산을 간소화하여 전력 소모를 감소시킬 수 있다.
본 발명의 기술적 사상의 디지털 루프 필터 및 이를 포함하는 클럭 데이터복원 회로에 따르면, 디지털 루프 필터 내의 비례 경로의 연산을 간소화하여 감소된 지연 시간에 기반하여 입력 데이터에 대한 위상 추적(tracking) 능력 또는 지터 톨러런스(jitter tolerance)를 개선할 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 데이터 송수신 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 클럭 데이터 복원 회로를 나타내는 블록도이다.
도 3은 도 2의 뱅뱅 위상 검출기를 나타내는 도면이다.
도 4는 비교예에 따른 디지털 루프 필터를 나타내는 블록도이다.
도 5a는 비교예에 따른 디지털 루프 필터를 나타내는 블록도이고, 도 5b는 주파수에 따른 지터 톨러런스를 도시하는 그래프이다.
도 6은 본 개시의 예시적인 실시예에 따른 등가 디지털 루프 필터를 도시한다.
도 7은 본 개시의 예시적인 실시예에 따른 디지털 루프 필터를 포함하는 클럭 데이터 복원 회로의 지터 톨러런스를 도시하는 그래프이다.
도 8은 본 개시의 예시적인 실시예에 따른 디지털 루프 필터를 포함하는 클럭 데이터 복원 회로의 복원된 클럭을 도시하는 그래프이다.
도 9는 본 개시의 예시적 실시예에 따른 디지털 클럭 데이터 복원 회로의 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 디지털 클럭 데이터 복원 회로의 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 클럭 데이터 복원 회로를 포함하는 장치를 나타내는 블록도이다.
도 12는 본 개시의 예시적 실시 예에 따른 클럭 데이터 복원 회로가 포함된 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 데이터 송수신 시스템을 나타내는 블록도이다.
도 1을 참조하면, 데이터 송수신 시스템(100)은 제1 디바이스(101), 제2 디바이스(102) 및 전송 라인(transmission line)(105)을 포함할 수 있다. 제1 디바이스(101)는 데이터를 송신하는 주체로서, 송신 회로(103)를 통해 전송 라인(105)을 경유하여 제2 디바이스(102)에게 데이터를 전송할 수 있다. 일 실시예에서, 제1 디바이스(101)는 데이터를 제2 디바이스(102)에게 전달만 할 수도 있고, 별도의 부호화를 수행하여 부호화된 데이터를 전송할 수도 있고, 클럭 신호(CLK)을 함께 전송할 수도 있다.
일 실시예에 따라, 제1 디바이스(101)는 직렬화기(serializer)(110)를 더 포함할 수 있다. 상기 직렬화기(110)는 제2 디바이스(102)에게 전송할 데이터를 미리 지정된 단위에 따라 분할하여 고속 직렬 인터페이스에 따라 버스트 데이터로 전송할 수 있다.
제2 디바이스(102)는 데이터를 수신하는 주체로서, 전송 라인(105) 및 수신회로(104)를 통해 제1 디바이스(101)로부터 송신된 데이터를 수신할 수 있다. 일 실시예에서, 제2 디바이스(102)는 부호화된 데이터를 복호하기 위한 디코더(decoder)를 더 포함할 수 있다. 다양한 실시예들에서, 제1 디바이스(101)는 송신 장치(transmitting device), 제2 디바이스(102)는 수신 장치(receiving device)으로 지칭될 수도 있다.
일 실시예에 따라, 제2 디바이스(102)는 병렬화기(deserializer)(120)를 더 포함할 수 있다. 병렬화기(120)는 비트 시퀀스를 포함하는 입력 데이터 신호(DATA_IN)을 수신하여 병렬데이터를 포함하는 출력 데이터 신호(D_OUT)을 생성할 수 있다.
일 실시예에 따라, 제2 디바이스(102)는 클럭 데이터 복원 회로(130)를 더 포함할 수 있다. 클럭 데이터 복원 회로(130)는 제1 디바이스(101)가 직렬 통신 방식으로 전송하는 입력 데이터 신호(DATA_IN)를 수신할 수 있고, 입력 데이터 신호(DATA_IN)로부터 출력 데이터 신호(D_OUT)를 생성할 수 있다. 상기 출력 데이터 신호(D_OUT)는 복원 데이터 신호로 지칭될 수 있다. 입력 데이터 신호(DATA_IN)는 일련의 비트들, 즉, 비트 시퀀스를 포함할 수 있다. 예를 들어, 입력 데이터 신호(DATA_IN)는 순차적으로 나열되는 m 비트수(bits)의 패킷(packet)을 포함할 수 있다. 클럭 데이터 복원 회로(130)는 입력 데이터 신호(DATA_IN)에 포함된 비트 시퀀스를 샘플링함으로써, 입력 데이터 신호(DATA_IN)에 포함된 직렬 데이터를 인식할 수 있고, 병렬 데이터를 포함하는 출력 데이터 신호(D_OUT)를 직렬 데이터로부터 생성할 수 있다.
일 실시예에 따라, 입력 데이터 신호(DATA_IN)는 직렬 데이터 뿐만 아니라 클럭을 포함할 수 있다. 제1 디바이스(101)로부터 전송 라인(105)을 통해서 직렬 데이터를 포함하는 데이터 신호가 수신되고 상기 전송 라인(105)과 별도의 클럭 라인(미도시)을 통해서 클럭 신호가 별개로 수신될 수 있다. 다른 실시예에서, 제1 디바이스(101)는 데이터 신호에 클럭을 포함시키고, 제2 디바이스(102)는 데이터 신호에 포함된 클럭을 복구하여 직렬 데이터를 인식할 수도 있다. 제2 디바이스(102)는 데이터 신호의 변동을 포함하는 클럭을 복구함으로써 비트 시퀀스를 샘플링할 수 있고, 이에 따라 데이터 전송 속도의 향상이 달성될 수 있다. 입력 데이터 신호(DATA_IN)에 포함된 클럭은 임베디드 클럭으로 지칭될 수 있다.
다양한 실시예들에서, 전송 라인(105)은 전송 채널(transmission channel), 데이터 채널(data channel)을 포함하는 다양한 용어들로 지칭될 수 있다. 또한, 도 1에 도시된 바에 따르면, 전송 라인(105)은 물리적 또는 전기적 연결을 위한 라인으로 도시되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에 따라, 전송 라인(105)는 무선(air)을 통해 데이터가 전송되는 채널을 지칭할 수도 있다.
도 2는 본 개시의 예시적인 실시예에 따른 클럭 데이터 복원 회로를 나타내는 블록도이다.
도 2를 참조하면, 클럭 데이터 복원 회로(200)는 뱅뱅 위상 검출기(Bang Bang Phase Detector)(210), 디지털 루프 필터(Digital Loop Filter)(220), 적분기(integrator)(230), 인코더(encoder)(240), 및 위상 보간기(Phase Interpolator)(250)를 포함할 수 있다.
일 실시예에 따라, 뱅뱅 위상 검출기(210)는 비교 샘플러(미도시)로부터 신호를 수신하여 데이터와 클럭이 일치하는지 또는 데이터에 대한 클럭의 선/후행을 판단할 수 있다. 뱅뱅 위상 검출기(210)는 미리 정의된 구간(unit interval, UI) 동안 수신된 비교 샘플러(미도시)의 출력 값들의 변화에 기반하여 클럭의 락킹(locking) 또는 선/후행을 판단할 수 있다. 예를 들어, 뱅뱅 위상 검출기(210)는 위상 보간기(250)로부터 출력되는 클럭과, 입력 데이터(DATA_IN)의 천이(transition)을 비교하여 클럭의 위상이 입력 데이터(DATA_IN)와 비교하여 선행하는지, 또는 후행하는지 식별할 수 있다. 이에 대한 구체적인 설명은 도 3에서 후술한다.
일 실시예에 따라, 디지털 루프 필터(220)는, 위상 오차 신호(△pi)를 뱅뱅 위상 검출기(210)로부터 수신하여, 데이터와 클럭이 락킹되도록 클럭의 위상을 제어할 수 있다. 디지털 루프 필터(220)는 위상 오차 신호 (△pi)의 값이 “0” 근처에서 디더링(dithering)하고 있다면 락킹되었다고 판단할 수 있다. 예를 들어, 디지털 루프 필터(220)는 뱅뱅 위상 검출기(210)로부터 수신하는 클럭의 위상이 선행(lead) 값 또는 클럭의 위상이 후행(lag) 값을 수신하고, 수신된 선행 값 또는 수신된 후행 값이 미리 지정된 값을 만족하는 경우, 위상 보간기(250)에게 위상 보간 코드의 변경 값을 지시함으로써 클럭의 위상을 제어할 수 있다. 이에 대한 구체적인 설명은 도 4에서 후술한다.
일 실시예에 따라, 적분기(integrator)(230)는, 적분기(230)의 출력과 입력을 합산하여 다시 적분기(230)에게 입력으로 제공할 수 있다. 즉, 적분기(230)는 출력에 다시 입력을 더해주기 때문에 축적기(accumulator)로 지칭될 수도 있다. 일 실시예에 따라, 적분기(230)는 디지털 루프 필터(220)와 위상 보간기(250)의 사이에 배치될 수 있다. 위상 보간기(250)를 이용하는 클럭 데이터 복원 회로(200)는, 입력 데이터(DATA_IN)와 클럭 간에 주파수 오프셋(offset)이 존재하는 경우, 위상 추적이 가능하도록 하기 위하여, 디지털 루프 필터(220)의 다음 단(end)에, 위상 보간기(250)의 앞 단에 상기 적분기(230)를 배치할 수 있다.
일 실시예에 따라, 인코더(encoder)(240)는, 적분기(230)를 통해 누적된 신호를 부호화할 수 있다. 상기 부호화된 인코더(240)의 출력은 위상 보간 코드에 상응할 수 있다.
일 실시예에 따라, 위상 보간기(250)는 인코더(240)로부터 위상 보간 코드를 수신하여, 출력하는 클럭의 위상을 제어할 수 있다. 예를 들어, 위상 보간기(250)는 PLL(Phase Locked Loop)(미도시)로부터 복수의 위상 클럭들을 포함하는 소스 클럭을 수신할 수 있다. 위상 보간기(250)는 상기 위상 보간 코드에 기반하여, 상기 복수의 위상 클럭들 간에 가중치(weight)를 다르게 설정하여 새로운 위상을 갖는 클럭 신호를 생성할 수 있다.
도 3은 도 2의 뱅뱅 위상 검출기(210)를 나타내는 도면이다.
도 3 및 도 2를 함께 참조하면, 뱅뱅 위상 검출기(210)는 제1 XOR 게이트(310), 및 제2 XOR 게이트(320)을 포함할 수 있다. 제1 XOR 게이트(310)의 출력은 클럭이 데이터에 선행하는 것을 지시하기 위한 신호일 수 있다. 제2 XOR 게이트(320)의 출력은 클럭이 데이터에 후행하는 것을 지시하기 위한 신호일 수 있다. 제1 XOR 게이트(310) 및 제2 XOR 게이트(320)는 클럭의 하강(falling) 엣지의 데이터(Dx)와 상기 하강 엣지의 양 단에 위치하는 클럭의 상승 엣지들(Ex-1, Ex)을 비교하여 클럭의 선행 또는 데이터의 선행을 지시하는 출력을 생성할 수 있다.
일 실시예에 따라, 제1 케이스(Case 1)는 클럭이 데이터에 선행하는 예를 도시한다. 예를 들어, 데이터(Dx)가 차동 신호 쌍 중 '로직 하이'의 차동 신호를 기준으로 하는 경우, 제1 XOR 게이트(310)의 나머지 입력인 이전 하강 엣지(Ex-1)와 XOR 연산을 수행할 수 있다. 제1 XOR 게이트(310)의 출력은 '로직 하이'와 '로직 로우'의 XOR 연산 결과인 '로직 하이'일 수 있다. 제2 XOR 게이트(320)의 출력은 다음 하강 엣지(Ex)의 '로직 로우'와 데이터(Dx)의 '로직 로우'의 XOR 연산 결과인 '로직 로우'일 수 있다. 다른 예를 들어, 데이터(Dx)가 차동 신호 쌍 중 '로직 로우'의 차동 신호를 기준으로 하는 경우, 제1 XOR 게이트(310)의 나머지 입력인 이전 하강 엣지(Ex-1)와 XOR 연산을 수행할 수 있다. 제1 XOR 게이트(310)의 출력은, '로직 로우'의 데이터(Dx)와 '로직 하이'의 이전 하강 엣지(Ex-1)의 XOR 연산 결과인 '로직 하이'일 수 있다. 제2 XOR 게이트(320)의 출력은 다음 하강 엣지(Ex)의 '로직 하이'와 데이터(Dx)의 '로직 하이'의 XOR 연산 결과인 '로직 로우'일 수 있다. 즉, 클럭이 데이터에 선행(lead)하는 경우, 제1 XOR 게이트(310)는 '로직 하이'의 신호를, 제2 XOR 게이트(320)는 '로직 로우'의 신호를 출력하는 것을 알 수 있다.
일 실시예에 따라, 제2 케이스(Case 2)는 클럭이 데이터에 후행하는 예를 도시한다. 예를 들어, 데이터(Dx)가 차동 신호 쌍 중 '로직 하이'의 차동 신호를 기준으로 하는 경우, 제2 XOR 게이트(320)의 나머지 입력인 다음 하강 엣지(Ex)와 XOR 연산을 수행할 수 있다. 제2 XOR 게이트(320)의 출력은 '로직 하이'의 데이터(Dx)와 '로직 로우'의 다음 하강 엣지(Ex)의 XOR 연산 결과인 '로직 하이'일 수 있다. 제1 XOR 게이트(310)의 출력은 이전 하강 엣지(Ex-1)의 '로직 하이'와 데이터(Dx)의 '로직 하이'의 XOR 연산 결과인 '로직 로우'일 수 있다. 다른 예를 들어, 데이터(Dx)가 차동 신호 쌍 중 '로직 로우'의 차동 신호를 기준으로 하는 경우, 제2 XOR 게이트(320)의 나머지 입력인 다음 하강 엣지(Ex)와 XOR 연산을 수행할 수 있다. 제2 XOR 게이트(320)의 출력은, '로직 로우'의 데이터(Dx)와 '로직 하이'의 다음 하강 엣지(Ex)의 XOR 연산 결과인 '로직 하이'일 수 있다. 제2 XOR 게이트(320)의 출력은 이전 하강 엣지(Ex-1)의 '로직 하이'와 데이터(Dx)의 '로직 로우'의 XOR 연산 결과인 '로직 하이'일 수 있다. 즉, 클럭이 데이터에 후행(lead)하는 경우, 제1 XOR 게이트(310)는 '로직 로우'의 신호를, 제2 XOR 게이트(320)는 '로직 하이'의 신호를 출력하는 것을 알 수 있다.
도 4는 비교예에 따른 디지털 루프 필터를 나타내는 블록도이다.
도 4를 참조하면, 디지털 루프 필터(400)는 비례 경로(401)와 적분 경로(403)를 포함할 수 있다.
일 실시예에 따라, 비례 경로(401)는 제1 연산 블록(410), 합산기(420), 제3 연산 블록(430), 및 제4 연산 블록(440)을 포함할 수 있다. 상기 비례 경로(401)는 입력으로 들어오는 클럭 및 데이터의 위상 차이를 빠르게 트래킹하기 위한 경로일 수 있다. 예를 들어, 상기 비례 경로(401)는 상대적으로 높은 주파수의 지터를 트래킹하기 위한 것일 수 있다. 상기 제1 연산 블록(410)은 뱅뱅 위상 검출기(210)로부터 수신되는 디지털 루프 필터(400)의 입력(DLFin)을 Kp배만큼 곱셈하기 위한 연산 블록일 수 있다. 합산기(420)는 상기 제1 연산 블록(410)을 통해 Kp배만큼 체배된 디지털 루프 필터(400)의 입력(DLFin)과 적분 경로(403)를 통해 변환된 디지털 루프 필터(400)의 입력(DLFin)을 합산할 수 있다. 제3 연산 블록(430)은 시그마 델타 변조를 수행할 수 있다. 예를 들어, 제3 연산 블록(430)은 합산기(420)로부터 수신된 값에 대하여 SDM만큼 나눗셈 연산을 수행할 수 있다. 제4 연산 블록(440)은 제3 연산 블록(430)으로부터 수신된 입력을 K배만큼 체배하여 디지털 루프 필터(400)의 출력(DLFout)을 생성할 수 있다. 일 실시예에 따라, 제1 연산 블록(410) 내지 제4 연산 블록(440)을 포함하는 비례 경로(401)의 출력 대비 입력의 이득(gain)은 'KP*SDM*K'일 수 있다.
일 실시예에 따라, 적분 경로(403)는 제5 연산 블록(450), 적분기(460)를 포함할 수 있다. 상기 적분 경로(403)는 입력으로 들어오는 클럭 및 데이터의 위상 차이를 트래킹하기 위한 경로일 수 있다. 예를 들어, 상기 적분 경로(403)는 상대적으로 낮은 주파수의 지터를 트래킹하기 위한 것일 수 있다. 제5 연산 블록(450)은 디지털 루프 필터(400)의 입력(DLFin)을 KiSDM배만큼 나눗셈하기 위한 연산 블록일 수 있다. 적분기(460)는 적분기(460)의 출력을 제5 연산 블록(450)의 출력과 다시 합산하여 누적할 수 있다. 일 실시예에 따라, 제5 연산 블록(450) 및 적분기(460)를 포함하는 적분 경로(403)의 이득(gain)은 'KiSDM*1/(1-Z-1)*SDM*K'일 수 있다. 상기 적분 경로(403)의 이득 값은 상기 비례 경로(401)의 이득의 1/1000 정도로 작은 값일 수 있다.
전술한 비교예에 따르면, 디지털 루프 필터(400)의 비례 경로(401)는 제1 연산 블록(410), 합산기(420), 제3 연산 블록(430), 및 제4 연산 블록(440)를 경유하여 입력(DLFin)을 출력(DLFout)으로 변환하는 것을 확인할 수 있다. 다만, 제1 연산 블록(410), 제3 연산 블록(430), 제4 연산 블록(440)에서 매 연산을 수행할 때마다 연산에 소요되는 시간만큼 지연 시간이 발생하고, 각 연산을 수행할 때마다 리타이밍(retiming)되므로 비례 경로(401)를 경유하는 동안 발생하는 지연 시간은 충분히 클 수 있다. 적분 경로(403)는 낮은 주파수의 지터를 트래킹하기 위한 것이므로, 높은 주파수에 따라 고속 직렬 인터페이스를 통해 데이터를 전송하는 환경에서, 비례 경로(401)의 지연 시간은 송수신 데이터의 BER(bit error rate) 및 지터 성능을 열화시키는 주 원인일 수 있다.
도 5a는 비교예에 따른 디지털 루프 필터를 나타내는 블록도이고, 도 5b는 주파수에 따른 지터 톨러런스를 도시하는 그래프이다.
도 5a를 참조하면, 도 4에서 도시된 비교예에 따른 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로의 지터 톨러런스(tolerance)를 측정하기 위하여, 사인 파형의 지터(sinusoidal jitter) 신호(510)가 입력될 수 있다. 예를 들어, 상기 사인 파형의 지터 신호(510)는 2 UI(unit interval)의 주기를 갖는 신호일 수 있다.
일 실시예에 따라, 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로의 전체 지연 시간은 0.5 UI일 수 있다. 예를 들어, 뱅뱅 위상 검출기(210)에 입력 데이터(Datain)가 입력되는 시점부터, 위상 보간기(250)로부터 출력되는 클럭이 다시 뱅뱅 위상 검출기(210)에 입력되는 시점까지 구간은 상기 전체 지연 시간일 수 있다. 전체 지연 시간이 사인 파형의 지터 신호(510)의 주기의 1/4(예를 들어, 0.5 UI)에 근사하는 경우, 위상 보간기(250)에서 복원된 클럭 신호(520)는 사인 파형의 지터 신호(510)에 대하여 주기의 1/2(예를 들어, 1 UI)만큼 후행할 수 있다. 즉, 사인 파형의 지터 신호(510)와 복원된 클럭 신호(520)는 정반대의 위상을 가질 수 있다. 즉, 입력으로 작은 진폭(amplitude)의 사인 파형의 지터 신호(510)가 인가되는 것만으로 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로는 정상적인 데이터 샘플링이 불가능할 수 있다.
도 5b를 함께 참조하면, 지터 신호의 주파수에 따른 지터 톨러런스의 변화가 도시된다. 예를 들어, 제1 그래프(530)는 전체 지연 시간이 충분히 작을 때, 사인 파형의 지터 신호(510)의 주파수 변화에 따른 지터 톨러런스를 도시한다. 제2 그래프(540)는 전체 지연 시간이 증가할 때, 사인 파형의 지터 신호(510)의 주파수 변화에 따른 지터 톨러런스를 도시한다. 제2 그래프(540)를 참조하면, 전체 지연 시간이 증가하여, 전체 지연 시간이 사인 파형의 지터 신호(510)가 갖는 주기의 1/4(예: 0.5 UI)에 근사하는(approximating) 경우, 언더댐프(underdamped)가 발생하여 지터 톨러런스가 급격하게 열화되는 것을 알 수 있다. 이 때, 전체 지연 시간 중 디지털 루프 필터(400)를 통해 발생하는 지연 시간이 가장 높은 비율을 가지므로, 디지털 루프 필터(400) 내에서 발생하는 지연 시간을 최소화할 필요성이 있다.
도 6은 본 개시의 예시적인 실시예에 따른 등가 디지털 루프 필터(600)를 도시한다.
도 6을 참조하면, 등가 디지털 루프 필터(600)는 비례 경로(601)와 적분 경로(603)를 포함할 수 있다.
일 실시예에 따라, 비례 경로(601)는 제1 등가 연산 블록(610) 및 합산기(620)를 포함할 수 있다. 상기 비례 경로(601)는 입력으로 들어오는 클럭 및 데이터의 위상 차이를 빠르게 트래킹하기 위한 경로일 수 있다. 상기 제1 등가 연산 블록(610)은 뱅뱅 위상 검출기(210)로부터 수신되는 디지털 루프 필터(600)의 입력(DLFin)을 Kp배만큼 나눗셈(SDM)하기 위한 연산 블록일 수 있다.
도 4의 비교예를 함께 참조하면, 디지털 루프 필터(600)의 이득(DLFout/DLFin)은 매우 작은 값(<1)일 수 있다. 따라서 디지털 루프 필터(600)의 최종 출력은 작은 값이여야 하므로 등가 디지털 루프 필터(600)는 도 4의 디지털 루프 필터(600)가 갖는 비례 경로(601)의 전달 함수와 동일한 이득을 갖도록 상기 제1 등가 연산 블록(610)을 포함할 수 있다. 이 때, 비례 경로(601)의 관점에서 보면, 디지털 루프 필터(400)에서 반복적으로 디지털 루프 필터(600)의 입력(DLFin)에 대하여 곱셈 연산(Kp)을 수행하고, 나눗셈 연산(SDM)을 수행하고, 재차 곱셈 연산(K)을 수행할 필요가 없다. 도 5a 및 도 5b에서 전술한 바와 같이, 비례 경로(601)에서 복수의 연산 블록들(예: 제1 연산 블록(410), 제3 연산 블록(430), 제4 연산 블록(440))들을 통과할 때마다 지연 시간이 발생하고, 상기 발생된 지연 시간은 전체 지연 시간 중 도미넌트(dominant)하기 때문이다. 예를 들어, 본 개시의 예시적인 실시예에 따른 디지털 루프 필터(600)의 비례 경로(601)는 디지털 루프 필터(400)의 비례 경로(401)가 포함하는 복수의 연산 블록들(예: 제1 연산 블록(410), 제3 연산 블록(430), 제4 연산 블록(440))을 수행한 결과와 등가의 계수만큼 나눗셈 연산을 한번만 수행할 수 있다. 비례 경로(601)의 이득이 1 보다 작기 때문에 등가적으로 제1 등가 연산 블록(610)을 통해 한번의 나눗셈 연산만을 포함하도록 변경될 수 있다.
합산기(420)는 상기 제1 등가 연산 블록(610)을 통해 Kp*SDM배만큼 체배된 디지털 루프 필터(600)의 입력(DLFin)과 적분 경로(603)를 통해 변환된 디지털 루프 필터(600)의 입력(DLFin)을 합산할 수 있다. 일 실시예에 따라, 제1 등가 연산 블록(610)을 포함하는 비례 경로(601)의 출력 대비 입력의 이득(gain)은 'Kp SDM'일 수 있다.
일 실시예에 따라, 적분 경로(603)는 제3 등가 연산 블록(630), 및 적분기(640)를 포함할 수 있다. 상기 적분 경로(603)는 입력으로 들어오는 클럭 및 데이터의 위상 차이를 트래킹하기 위한 경로일 수 있다. 제3 등가 연산 블록(630)은 디지털 루프 필터(600)의 입력(DLFin)을 Ki SDM배만큼 나눗셈하기 위한 연산 블록일 수 있다. 적분기(640)는 적분기(640)의 출력을 제3 등가 연산 블록(630)의 출력과 다시 합산하여 누적할 수 있다. 예를 들어, 적분 경로(603)는 디지털 루프 필터(600)의 입력(DLFin)이 제1 등가 연산 블록(610)에 의해 나눗셈 연산(Kp SDM)을 거쳐온 값에 대하여 다시 나눗셈 연산(Ki/Kp SDM)을 수행할 수 있다. 따라서, 'Kp SDM' 과 'Ki/Kp SDM'의 계수를 조절하면 더 적은 지연 시간 및 더 적은 연산에 기반하여 도 4의 디지털 루프 필터(400)와 같은 이득을 얻을 수 있다.
도 7은 본 개시의 예시적인 실시예에 따른 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로의 지터 톨러런스를 도시하는 그래프이다.
도 7을 참조하면, 제1 곡선(710)은 M-PHY 기어(gear) 5의 표준 스펙(specification)을 도시한다. 즉, 주파수 변화에 따라 지터 톨러런스가 열화되더라도, 상기 제1 곡선(710)보다 큰 지터 톨러런스를 가져야 한다.
제2 곡선(720)은 종래의 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로의 지터 톨러런스를 측정한 결과를 도시한다. 예를 들어, 제2 곡선(720)은 도 4의 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로의 지터 성능을 측정한 결과일 수 있다. 이 때, 제2 곡선(720)에 따르면, 클럭 데이터 복원 회로의 대역폭(예: 108Hz)에서 지터 톨러런스가 급격하게 열화되는 언더댐프가 발생하는 것을 확인할 수 있다. 언더댐프가 발생하였을 때의 지터 톨러런스는 제1 곡선(710)의 지터 톨러런스와 0.046 UI만큼 마진을 갖는 것을 확인할 수 있다.
제3 곡선(730)은 본 개시의 예시적인 실시예에 따른 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로의 지터 톨러런스를 측정한 결과를 도시한다. 예를 들어, 제3 곡선(730)은 도 6의 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로의 지터 성능을 측정한 결과일 수 있다. 이 때, 제3 곡선(730)에 따르면, 클럭 데이터 복원 회로의 대역폭(예: 108Hz)에서 지터 톨러런스가 급격하게 열화되는 언더댐프가 발생하는 것을 확인할 수 있다. 언더댐프가 발생하였을 때의 지터 톨러런스는 제1 곡선(710)의 지터 톨러런스와 0.107 UI만큼 마진을 갖는 것을 확인할 수 있다. 즉, 지연 시간을 감소시킨 도 6의 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로는, 종래의 클럭 데이터 복원 회로에 비해 약 2.3배의 지터 톨러런스 마진을 확보할 수 있다.
도 8은 본 개시의 예시적인 실시예에 따른 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로의 복원된 클럭을 도시하는 그래프이다.
도 8을 참조하면, 도 4의 비교예에 따른 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로와 도 6의 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로를 통해 각각 복원된 클럭이 도시된다.
지터 톨러런스(tolerance)를 측정하기 위하여, 사인 파형의 지터(sinusoidal jitter) 신호인 제1 신호(810)가 입력될 수 있다. 이 때, 제1 신호(810)의 주파수는 100MHz일 수 있다. 제2 신호(820)는 도 4의 비교예에 따른 디지털 루프 필터(400)를 포함하는 클럭 데이터 복원 회로에 의해 복원된 클럭을 도시한다. 제2 신호(820)는 제1 신호(810)와 정확히 반대의 위상을 갖도록 복원되었음을 확인할 수 있다.
제3 신호(830)는 도 6의 디지털 루프 필터(600)를 포함하는 클럭 데이터 복원 회로에 의해 복원된 클럭을 도시한다. 제3 신호(830)는 정확히 반대 위상을 갖는 제2 신호(820)와 달리, 제1 신호(810)를 약 0.005us만큼 후행하도록 복원된 것을 확인할 수 있다. 즉, 제3 신호(830)는 제2 신호(820)보다 더 적은 위상 차이를 갖도록 복원될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 디지털 클럭 데이터 복원 회로(1000)의 블록도이다.
도 9를 참조하면, 디지털 클럭 데이터 복원 회로(1000)는 뱅뱅 위상 검출기(1010), 디지털 루프 필터(1020), 및 디지털 제어 발진기(Digitally Controlled Oscillator, DCO)(1030)를 포함할 수 있다.
일 실시예에 따라, 뱅뱅 위상 검출기(1010)는 비교 샘플러로부터 신호를 수신하여 데이터와 클럭이 일치하는지 또는 데이터에 대한 클럭의 선/후행을 판단할 수 있다. 뱅뱅 위상 검출기(1010)는 미리 정의된 구간(unit interval, UI) 동안 수신된 비교 샘플러(미도시)의 출력 값들의 변화에 기반하여 클럭의 락킹(locking) 또는 선/후행을 판단할 수 있다. 예를 들어, 뱅뱅 위상 검출기(1010)는 디지털 제어 발진기(1030)로부터 출력되어 분주된 클럭과, 입력 데이터(DATA_IN)의 천이(transition)을 비교하여 클럭의 위상이 입력 데이터(DATA_IN)와 비교하여 선행하는지, 또는 후행하는지 식별할 수 있다.
일 실시예에 따라, 디지털 루프 필터(1020)는, 위상 오차 신호(△pi)를 뱅뱅 위상 검출기(1010)로부터 수신하여, 데이터와 클럭이 락킹되도록 클럭의 위상을 제어할 수 있다. 디지털 루프 필터(1020)는 위상 오차 신호 (△pi)의 값이 “0” 근처에서 디더링(dithering)하고 있다면 락킹되었다고 판단할 수 있다. 예를 들어, 디지털 루프 필터(1020)는 뱅뱅 위상 검출기(1010)로부터 수신하는 클럭의 위상이 선행(lead) 값 또는 클럭의 위상이 후행(lag) 값을 수신하고, DCO 제어 코드를 생성하여 디지털 제어 발진기(1030)에게 제공할 수 있다. 일 실시예에 따라, 디지털 제어 발진기(1030)는 디지털 루프 필터(1020)로부터 수신된 디지털 제어 코드에 기반하여 가변 주파수의 신호를 생성할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 디지털 클럭 데이터 복원 회로(1100)의 블록도이다.
도 10을 참조하면, 디지털 클럭 데이터 복원 회로(1100)는 TDC(time to digital converter)(1110), 디지털 루프 필터(1120), 및 디지털 제어 발진기(Digitally Controlled Oscillator, DCO)(1130)를 포함할 수 있다.
일 실시예에 따라, TDC(1110)는 기준 클럭 신호(Ref CLK) 및 디지털 제어 발진기(1130)로부터 분주된 클럭 신호를 수신할 수 있다. TDC(1110)는 상기 기준 클럭 신호(Ref CLK)와 분주된 클럭 신호의 수신 시점을 비교하여 시간 차이를 검출할 수 있다. 예를 들어, TDC(1110)는 상기 시간 차이를 지시하기 위한 스큐 정보(skew info)를 생성할 수 있다. 예를 들어, TDC(1110)가 기준 클럭 신호(Ref CLK)를 제1 시점에 수신하고, 디지털 제어 발진기(1130)로부터 분주된 클럭 신호는 제1 시점보다 늦은 제2 시점에 수신할 수 있다. 이 때, TDC(1110)는 상기 제1 시점과 상기 제2 시점 사이에 기준 클럭 신호에 따라 몇 개의 클럭이 지나갔는지 판단하고, 상기 스큐 정보를 생성할 수 있다.
일 실시예에 따라, 디지털 루프 필터(1120)는, TDC(1110)로부터 스큐 정보를 수신하여, 디지털 제어 발진기(1130)로부터 분주된 클럭과 상기 기준 클럭 신호(Ref CLK)이 락킹되도록 클럭의 위상을 제어할 수 있다. 디지털 루프 필터(1120)는 위상 오차 신호 (△pi)의 값이 “0” 근처에서 디더링(dithering)하고 있다면 락킹되었다고 판단할 수 있다. 예를 들어, 디지털 루프 필터(1120)는 TDC(1110)로부터 수신하는 클럭의 위상이 선행(lead) 값 또는 클럭의 위상이 후행(lag) 값을 수신하고, DCO 제어 코드를 생성하여 디지털 제어 발진기(1130)에게 제공할 수 있다. 일 실시예에 따라, 디지털 제어 발진기(1130)는 디지털 루프 필터(1120)로부터 수신된 디지털 제어 코드에 기반하여 가변 주파수의 신호를 생성할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 클럭 데이터 복원 회로를 포함하는 장치를 나타내는 블록도이다.
본 개시의 예시적 실시예에 따른 클럭 데이터 복원 회로는, 수신 회로(1422)에 포함될 수 있다. 상기 장치는 디스플레이 패널(1400)을 포함하는 컴퓨팅 시스템일 수 있고, 비제한적인 예시로서, 데스크탑 컴퓨터, 서버, TV, 전광판과 같이 고정형(stationary) 시스템일 수도 있고, 랩탑 컴퓨터, 모바일 폰, 태블릿 PC, 웨어러블 기기 등과 같이 휴대용(mobile) 시스템일 수도 있다. 도 11에 도시된 바와 같이, 상기 장치는 마더보드(1300) 및 디스플레이 패널(1400)을 포함할 수 있고, 데이터 라인(1500)을 통해서 입력 데이터(D_IN)가 마더보드(1300)로부터 디스플레이 패널(1400)에 전달될 수 있다.
마더보드(1300)는 프로세서(1320)를 포함할 수 있고, 프로세서(1320)는 송신 회로(1322)를 포함할 수 있다. 프로세서(1320)는 마이크로프로세서, 마이크로 컨트롤러, ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array)와 같은 계산적(computational) 동작을 수행하는 프로세싱 유닛을 지칭할 수 있다. 일부 실시예들에서, 프로세서(330)는 GPU(Graphic Processing Unit)와 같은 비디오 그래픽 프로세서일 수도 있다. 프로세서(1320)는 디스플레이 패널(1400)에 포함된 디스플레이(1440)를 통해서 출력되는 이미지에 대응하는 이미지 데이터를 생성할 수 있고, 이미지 데이터는 송신 회로(1322)에 제공될 수 있다.
송신 회로(1322)는 수신 회로(1422)의 클럭 데이터 복원 동작을 위하여 입력 데이터(D_IN)를 수신 회로(1422)로 출력할 수 있다. 디스플레이 패널(1400)은 디스플레이 컨트롤러(1420) 및 디스플레이(1440)를 포함할 수 있다. 디스플레이 컨트롤러(1420)는 마더보드(1300)로부터 입력 데이터(D_IN)를 수신할 수 있고, 이를 이용하여 클럭 데이터 복원 동작을 수행할 수 있다. 일부 실시예들에서, 디스플레이 컨트롤러(1420)는 디스플레이(1440)에 포함된 픽셀들을 제어하기 위한 디스플레이 신호(SIG)를 제공할 수 있고, DDI(Display Driver IC)로서 지칭될 수도 있다.
디스플레이 컨트롤러(1420)는 수신 회로(1422)를 포함할 수 있고, 수신 회로(1422)는 입력 데이터(D_IN)를 수신할 수 있다. 수신 회로(1422)는 본 개시의 예시적 실시예들에 따른 클럭 데이터 복원 회로를 포함할 수 있고, 입력 데이터 (D_IN)로부터 복원 클럭들 및 복원 데이터를 생성할 수 있다. 수신 회로(1422)에 포함된 클럭 데이터 복원 회로는 복원 클럭과 입력 데이터의 위상 차이를 최소화하기 위한 디지털 루프 필터를 포함할 수 있다.
디스플레이(1440)는, 비제한적인 예시로서 LCD(Liquid Crystal Display), LED(Light Emitting Diode), Electroluminescent Display(ELD), CRT(cathode Ray Tube), PDP(Plasma Display Panel), LCoS(Liquid Crystal on Silicon)과 같은 임의의 유형의 디스플레이를 포함할 수 있다. 또한, 도 11에서 상기 장치는 하나의 디스플레이 패널(1400)을 포함하는 것으로 도시되었으나, 일부 실시예들에서 상기 장치는 2이상의 디스플레이 패널들, 즉 2이상의 디스플레이들을 포함할 수도 있다.
도 12는 본 개시의 예시적 실시 예에 따른 클럭 데이터 복원 회로(2240, 2464)가 포함된 시스템(2000)을 나타내는 블록도이다.
도 12를 참조하면, 시스템(2000)은 호스트(2200)와 스토리지 장치(2400)를 포함할 수 있다. 스토리지 장치(2400)는, 메모리 시스템 또는 스토리지 시스템으로 지칭될 수도 있고, 신호 커넥터(2001), 복수의 비휘발성 메모리들(2420_1~2420_n), 버퍼 메모리(2440) 및 컨트롤러(2460)를 포함할 수 있다. 예를 들어, 컨트롤러(2460)는 메모리 컨트롤러 또는 스토리지 컨트롤러로 지칭될 수 있다.
스토리지 장치(2400)는 신호 커넥터(2001)를 통해 호스트(2200)와 신호를 송수신할 수 있다. 호스트(2200) 및 스토리지 장치(2400)는 전기적 신호 및/또는 광신호를 통해서 통신할 수 있고, 비제한적인 예시로서, UFS(Universal Flash Storage), SATA(Serial Advanced Technology Attachment), SATAe(SATA express), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCIe(Peripheral Component Interconnect express), NVMe(Non-Volatile Memory Express), AHCI(Advanced Host Controller Interface) 또는 이들의 조합을 통해서 통신할 수 있다.
컨트롤러(2460)는 호스트(2200)로부터 수신된 신호에 응답하여 복수의 비휘발성 메모리들(2420_1~2420_n)을 제어할 수 있다. 컨트롤러(2460)는 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2462)를 포함할 수 있고, 수신된 직렬 데이터 신호의 클럭 및 데이터를 복원하기 위하여 본 개시의 예시적 실시예들이 적용된 클럭 데이터 복원 회로(2464)를 포함할 수 있다. 직렬 통신 인터페이스 회로(2462)는 UFS, SATA, SATAe, SCSI, SAS, PCIe, NVMe, AHCI 등과 같은 통신 인터페이스를 제공할 수 있다. 버퍼 메모리(2440)는 스토리지 장치(2400)의 버퍼 메모리로 동작할 수 있다. 한편, 호스트(2200)도 데이터 송수신을 위한 직렬 통신 인터페이스 회로(2220) 및 본 개시의 예시적 실시예들이 적용된 클럭 데이터 복원 회로(2240)를 포함할 수 있다.
각각의 비휘발성 메모리들(2420_1~2420_n)은 메모리 셀 어레이를 포함할 수 있고, 메모리 셀 어레이는 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 페이지들로 나뉠 수 있으며, 페이지 각각은 비휘발성 메모리 셀들, 예컨대, 적어도 하나의 NAND 플래시 메모리 셀을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 클럭 데이터 복원 회로에 있어서,
    클럭의 데이터에 대한 선행 또는 후행을 판단하기 위한 뱅뱅 위상 검출기;
    입력 지터를 필터링하기 위한 디지털 루프 필터;
    상기 디지털 루프 필터로부터 출력을 누산하기 위한 적분기;
    상기 적분기의 출력을 부호화하기 위한 인코더; 및
    상기 인코더에 의해 부호화된 코드에 따라 출력 위상을 제어하기 위한 위상 보간기를 포함하고,
    상기 디지털 루프 필터는,
    제1 SDM(sigma delta modulation) 연산 블록을 포함하는 비례 경로(proportional path)를 포함하는,
    클럭 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 디지털 루프 필터는,
    상기 비례 경로에 병렬인 적분 경로(integral path)를 더 포함하고,
    상기 적분 경로는, 제2 SDM 연산 블록 및 적분기를 더 포함하는,
    클럭 데이터 복원 회로.
  3. 제2항에 있어서,
    상기 제1 SDM 연산 블록은,
    제1 SDM 계수에 기반하여 나눗셈 연산을 수행하고,
    상기 제2 SDM 연산 블록은,
    제2 SDM 계수에 기반하여 나눗셈 연산을 수행하는 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  4. 제3항에 있어서,
    상기 제1 SDM 계수는, 상기 제2 SDM 계수와 상이한 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  5. 제2항에 있어서,
    상기 비례 경로는,
    상기 제1 SDM 연산 블록의 출력과, 상기 적분 경로의 출력을 합산하기 위한 합산기를 더 포함하는 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  6. 제2항에 있어서,
    상기 비례 경로는, 높은 주파수의 지터 입력을 추적하기 위한 경로에 상응하고,
    상기 적분 경로는, 낮은 주파수의 지터 입력을 추적하기 위한 경로에 상응하는 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 뱅뱅 위상 검출기는,
    상기 클럭의 하강 엣지의 데이터와, 상기 하강 엣지와 이웃하는 제1 상승 엣지의 데이터를 XOR 연산하여 상기 클럭의 선행을 지시하는 제1 출력을 생성하고, 상기 하강 엣지의 데이터와 상기 하강 엣지와 이웃하는 제2 상승 엣지의 데이터를 XOR 연산하여 상기 클럭의 후행을 지시하는 제2 출력을 생성하고,
    상기 제1 상승 엣지는, 상기 하강 엣지보다 느리고,
    상기 제2 상승 엣지는, 상기 하강 엣지보다 빠른 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  8. 제1항에 있어서,
    상기 위상 보간기는,
    상기 부호화된 코드의 변경에 응답하여, 클럭의 상기 출력 위상을 조정하고,
    상기 부호화된 코드는,
    상기 뱅뱅 위상 검출기로부터 수신된 선행을 지시하는 값이 미리 정의된 값을 초과하거나, 상기 뱅뱅 위상 검출기로부터 수신된 후행을 지시하는 값이 미리 정의된 값을 초과함에 응답하여, 변경되는 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  9. 제2항에 있어서,
    상기 비례 경로의 제1 이득(gain)은 1보다 작고,
    상기 적분 경로의 제2 이득은, 상기 비례 경로의 제1 이득보다 작은 것을 특징으로 하는,
    클럭 데이터 복원 회로.
  10. 디지털 루프 필터에 있어서,
    제1 SDM(sigma delta modulation) 연산 블록을 포함하는 비례 경로(proportional path); 및
    상기 비례 경로에 병렬이고, 제2 SDM 연산 블록 및 적분기를 포함하는 적분 경로(integral path)를 포함하고,
    상기 제1 SDM 연산 블록은,
    제1 SDM 계수에 기반하여 나눗셈 연산을 수행하고,
    상기 제2 SDM 연산 블록은,
    제2 SDM 계수에 기반하여 나눗셈 연산을 수행하는 것을 특징으로 하는,
    디지털 루프 필터.
  11. 제10항에 있어서,
    상기 비례 경로의 제1 이득(gain)은 1보다 작고,
    상기 적분 경로의 제2 이득은, 상기 비례 경로의 제1 이득보다 작은 것을 특징으로 하는,
    디지털 루프 필터.
  12. 제10항에 있어서,
    상기 제1 SDM 계수는,
    상기 제2 SDM 계수와 상이한 것을 특징으로 하는,
    디지털 루프 필터.
  13. 제10항에 있어서,
    상기 비례 경로는,
    상기 제1 SDM 연산 블록의 출력과, 상기 적분 경로의 출력을 합산하기 위한 합산기를 더 포함하는 것을 특징으로 하는,
    디지털 루프 필터.
  14. 제10항에 있어서,
    상기 비례 경로는,
    높은 주파수의 지터 입력을 추적하기 위한 경로에 상응하고,
    상기 적분 경로는,
    낮은 주파수의 지터 입력을 추적하기 위한 경로에 상응하는 것을 특징으로 하는,
    디지털 루프 필터.
  15. 수신 회로; 및
    채널을 통해 입력 데이터를 상기 수신 회로에 송신하도록 구성된 송신 회로를 포함하고,
    상기 수신 회로는,
    클럭의 데이터에 대한 선행 또는 후행을 판단하기 위한 뱅뱅 위상 검출기, 입력 지터를 필터링하기 위한 디지털 루프 필터, 상기 디지털 루프 필터로부터 출력을 누산하기 위한 적분기, 상기 적분기의 출력을 부호화하기 위한 인코더 및 상기 인코더에 의해 부호화된 코드에 따라 출력 위상을 제어하기 위한 위상 보간기를 포함하는, 클럭 데이터 복원 회로를 포함하고,
    상기 디지털 루프 필터는,
    제1 SDM(sigma delta modulation) 연산 블록을 포함하는 비례 경로(proportional path); 및
    상기 비례 경로에 병렬이고, 제2 SDM 연산 블록 및 적분기를 포함하는 적분 경로(integral path)를 포함하는 것을 특징으로 하는 장치.
  16. 제15항에 있어서,
    상기 제1 SDM 연산 블록은,
    제1 SDM 계수에 기반하여 나눗셈 연산을 수행하고,
    상기 제2 SDM 연산 블록은,
    제2 SDM 계수에 기반하여 나눗셈 연산을 수행하는 것을 특징으로 하는,
    장치.
  17. 제16항에 있어서,
    상기 제1 SDM 계수는, 상기 제2 SDM 계수와 상이한 것을 특징으로 하는,
    장치.
  18. 제15항에 있어서,
    상기 비례 경로는,
    상기 제1 SDM 연산 블록의 출력과, 상기 적분 경로의 출력을 합산하기 위한 합산기를 더 포함하는 것을 특징으로 하는,
    장치.
  19. 제15항에 있어서,
    상기 비례 경로의 제1 이득(gain)은 1보다 작고,
    상기 적분 경로의 제2 이득은, 상기 비례 경로의 제1 이득보다 작은 것을 특징으로 하는,
    장치.
  20. 제15항에 있어서,
    상기 뱅뱅 위상 검출기는,
    상기 클럭의 하강 엣지의 데이터와, 상기 하강 엣지와 이웃하는 제1 상승 엣지의 데이터를 XOR 연산하여 상기 클럭의 선행을 지시하는 제1 출력을 생성하고, 상기 하강 엣지의 데이터와 상기 하강 엣지와 이웃하는 제2 상승 엣지의 데이터를 XOR 연산하여 상기 클럭의 후행을 지시하는 제2 출력을 생성하고,
    상기 제1 상승 엣지는, 상기 하강 엣지보다 느리고,
    상기 제2 상승 엣지는, 상기 하강 엣지보다 빠르고,
    상기 위상 보간기는,
    상기 부호화된 코드의 변경에 응답하여, 클럭의 상기 출력 위상을 조정하고,
    상기 부호화된 코드는,
    상기 뱅뱅 위상 검출기로부터 수신된 선행을 지시하는 값이 미리 정의된 값을 초과하거나, 상기 뱅뱅 위상 검출기로부터 수신된 후행을 지시하는 값이 미리 정의된 값을 초과함에 응답하여, 변경되는 것을 특징으로 하는,
    장치.
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