CN113497701A - Mcm usr serdes中的通道之间的相位检测器命令传播 - Google Patents

Mcm usr serdes中的通道之间的相位检测器命令传播 Download PDF

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Abstract

多芯片模块（MCM）包括MCM基板，以及至少数据产生IC（DPIC）和数据消耗IC（DCIC），其都安装在MCM基板上并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。DCIC包括时钟数据恢复电路（CDR）和数据采样器。CDR被配置为从第一数据通道恢复数据和时钟，并输出相位校正信令。数据采样器被配置为通过以响应于从第一数据通道导出的相位校正信令的相位对第二数据通道进行采样来从第二数据通道恢复数据。

Description

MCM USR SERDES中的通道之间的相位检测器命令传播
技术领域
本发明总体上涉及时钟和数据恢复(CDR)，尤其涉及多芯片模块(MCM)中的有效CDR实现。
背景技术
多芯片模块(MCM)中的集成电路(IC)之间的通信通常是通过多个短点对点导线(超短距离或USR)以高比特率进行的。USR导线通常使用高速SERDES技术在多个通道中承载序列化数据。在某些应用中，不发送时钟信号，并且接收集成电路采用时钟数据恢复(CDR)技术从数据中恢复时钟。
在“A Digital Clock and Data Recovery Architecture for Multi-Gigabit/sBinary Links(用于多个千兆位/秒二进制链接的数字时钟和数据恢复体系结构)”，Sonntag和Stonick，IEEE固态电路期刊，2006年8月第41卷第8期中，作者描述了一种基于使用数字组件替换通常的模拟CDR的元件、用于高速二进制链路的数字时钟和数据恢复(CDR)的通用架构。
Behzad DehlaghiJadid在2017年多伦多大学电气与计算机工程研究生系的博士学位论文“Parallel Ultra-Short Reach Die-to-Die Links(并行超短距离裸片到裸片链接)”中描述了USR通信中通常使用的挑战和技术。
最后，美国专利8,149,979描述了多通道SERDES通信，其中时钟通道和多个数据通道从发送器发送到接收器，该接收器使用CDR电路提取输入时钟并将内部时钟锁定为提取的接收时钟。
发明内容
在此描述的本发明的实施方式提供了一种多芯片模块(MCM)，其包括MCM基板，以及至少数据产生IC(DPIC)和数据消耗IC(DCIC)，所述数据产生IC(DPIC)和数据消耗IC(DCIC)安装在所述MCM基板上并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。DCIC包括时钟数据恢复电路(CDR)和数据采样器。CDR被配置为从第一数据通道恢复数据和时钟，并输出相位校正信令。数据采样器被配置为通过以响应于从所述第一数据通道导出的相位校正信令的相位对所述第二数据通道进行采样来从所述第二数据通道恢复所述数据。
在一些实施方式中，相位校正信令包括相位递增信号和相位递减信号。在实施方式中，数据采样器包括移相器和采样保持，该移相器被配置为响应于所述相位校正信令，将相位信令发送到所述采样保持，并且所述采样保持被配置为响应于所述相位信令对所述第二数据通道进行采样。
在一些实施方式中，CDR和采样器包括可配置为以第一配置和第二配置操作的电路的相应的第一实例和第二实例，使得在所述第一配置中，所述电路被配置为从数据通道恢复所述数据和所述时钟，并且在所述第二配置中，所述电路被配置为从对等电路接收所述相位校正信令，并基于从所述对等电路接收的相位校正信令从所述数据通道恢复所述数据。在示例实施方式中，在所述第二配置中，所述电路还被配置为将所述相位控制信令传输到附加对等电路。在一个实施方式中，所述电路包括时钟恢复电路，所述时钟恢复电路在所述第一配置中被启用并且在所述第二配置中被禁用。在一个实施方式中，所述电路被配置为在所述第一配置中获取所述数据通道的初始时钟相位，然后基于接收到的相位校正信令，切换至所述第二配置并相对于所述对等电路跟踪时钟相位变化。
根据本发明的实施方式，还提供了一种多芯片模块(MCM)中的方法。该方法包括在数据产生IC(DPIC)和数据消耗IC(DCIC)之间在所述MCM中进行通信，所述数据产生IC(DPIC)和数据消耗IC(DCIC)都安装在所述MCM基板上，并且通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接。使用时钟数据恢复电路(CDR)从所述DCIC中的第一数据通道恢复数据和时钟，以便输出相位校正信令。通过以响应于从所述第一数据通道导出的相位校正信令的相位对所述第二数据通道进行采样，使用数据采样器从所述DCIC中的第二数据通道恢复所述数据。
通过下面结合附图对实施方式的详细描述，可以更全面地理解本发明，其中：
附图说明
图1是示意性地示出了根据本发明的实施方式的、在多芯片模块(MCM)中的两个集成电路之间的超短距离(USR)通信的框图；
图2是示意性地示出了根据本发明的实施方式的、来自数据消耗集成电路(DCIC)的两个数据通道的时钟和数据恢复的框图。
图3是示意性地示出了根据本发明的实施方式的、用于CDR和相邻采样器中的时钟和数据恢复的方法的流程图；以及
图4是示意性地示出了根据本发明的实施方式的、使用相同的CDR单元的省电时钟和数据恢复的框图。
具体实施方式
概述
术语多芯片模块(MCM)通常是指一种电子组件，其包括多个集成电路(IC)和/或分立组件，这些组件集成在单个器件封装中，通常在同一基板上。MCM的IC之间的通信是在短距离上完成的，有时也称为超短距离(USR)通信。有时将USR也称为高速总线。
在高性能MCM中(例如在网络元件中使用的MCM)，MCM的IC之间的通信可能会很快，并且通常由耦合到物理层(PHY)单元并且在专用的USR点对点导线上传输高速数据的专用串行器/解串器(SERDES)电路执行。在下文中，将发射数据的IC称为数据产生IC(DPIC)，将在专用USR导线上接收数据的IC称为数据消耗IC(DCIC)。
高速数据传输介质可以包括多个通道，每个通道通常包括串行发射符号的平衡差分导线对。参考时钟可以在单独的通道中发射，也可以不发送。
常规地，可以在DCIC处使用时钟数据恢复(CDR)电路来从每个通道恢复数据和时钟。CDR将参考时钟与传入数据流上的跃迁进行相位对齐(“时钟恢复”)，然后使用恢复的时钟或其移位版本对传入数据信号进行采样(“数据恢复”)。
然而，相位对准(也称为“锁定”)电路相对复杂且耗电。当实施多个通道时，添加到DCIC的额外功率和面积可能会很大。
本文公开的本发明的实施方式提供了用于MCM的DCIC集成电路中的多通道USR通信中的功率和面积有效的时钟和数据恢复的装置和方法。
在一些实施方式中，输入到DCIC的通道是短的，并且在延迟和/或干扰方面匹配良好；因此，通道之间的相位差很小，并且在某些情况下，通道间的相位差可能会被忽略。在其他实施方式中，相位差可以是很大的，但是随着时间的流逝，相位差的变化可以被忽略；从初始相位开始的相位差的变化将被称为“相位变化”。
在实施方式中，相邻通道的相位变化之间的差异小到足以被忽略。对于某些通道，DCIC包括采样单元(也称为“采样器”)，而不是完整的CDR。采样单元被配置为从相邻CDR接收相位校正信令，例如，相位递增信号和相位递减信号，并相应地改变采样相位。因此，实现了面积和功率的显著节省。
在一些实施方式中，例如在复位期间，针对通道单独地确定初始相位(确定初始相位的方法将在下面公开)。复位后，采样器接收相位校正信号，并跟踪相邻CDR的相位校正。
在一个实施方式中，牺牲了面积节省并且使用了相同的CDR单元。然而，CDR可以例如通过软件，设置引脚或掩码选项被配置为用作从相邻CDR接收相位校正信令并相应地修改采样相位的采样器(并且可选地，将相位校正信令传播到被配置为充当采样器的其他相邻CDR)。因此，在该实施方式中，所有CDR都是相同的，具有紧密匹配的延迟和感应噪声；没有节省面积，但是功耗大大降低了。
系统描述
图1是示意性地示出了根据本发明的实施方式的、在多芯片模块(MCM)102中的两个集成电路之间的超短距离(USR)通信的框图。MCM包括第一集成电路(IC-A)104，其通过超短距离(USR)连接将数据发送到第二集成电路(IC-B)106，该超短距离(USR)连接包括被标记为通道1至5的通道108。
在实践中，MCM可以包括其他集成电路和/或分立组件，其通常被组装在共同的基板上；为了清楚起见，这些元件未在图1中示出。此外，IC-A 104和IC-B 106都可以通过未示出的附加连接(USR或其他)耦合到其他IC(或彼此耦合)，并在任何方向上传输数据。因此，图1仅示出了MCM 102内的数据路径，其中IC-A用作数据产生IC(DPIC)，并且IC-B用作数据消耗IC(DCIC)。在下面的描述中，有时将IC-A和IC-B分别称为DPIC和DCIC。
DCIC 104包括Tx电路110和锁相环(PLL)112，其通过将输入参考时钟乘以预编程的分数或整数来生成发射时钟(该乘法通常是间接的-PLL通常将除以发射时钟的频率，将结果与参考时钟的分频比较，并相应地调整发射频率，以使分频后的频率之间的差最小；因此，参考时钟频率实际上是相乘的)。
每个Tx电路110对相应的数据流进行编码，并在相应的数据通道108上发射经编码的数据(例如，使用脉冲幅度调制(PAM)4和64/66编码)。发射时钟嵌入在数据通道中。
DCIC包括PLL 114，该PLL 114通过将输入参考时钟乘以预编程的分数来生成接收时钟。在一个实施方式中，相同的参考时钟被输入到PLL 112和PLL 114两者，其以相同的分数进行预编程；因此，无噪声的DCIC Rx时钟和DTIC Tx时钟将具有相同的频率。
DCIC 106还包括耦合到通道3的时钟数据恢复电路(CDR)116以及耦合到通道1、通道2、通道4和通道5的采样器118。
CDR 116被配置为恢复嵌入式时钟并采样来自通道3的数据。CDR被进一步配置为输出相位校正信令，其指示对接收器时钟正确采样数据所需的相位校正。
由于USR通道较短，因此随着时间通道之间的相位差可能较小；在确定初始相位之后，使用相对于初始相位的平移可以对所有五个通道进行采样。因此，数据通道1，数据通道2，数据通道4和数据通道5耦合到采样器，而不是耦合到CDR。在确定每个采样器的初始相位之后，采样器从CDR接收相位校正信号，并采样来自相应通道的数据。
因此，根据图1所示的示例实施方式，就面积和功率而言，从一组USR通道中恢复时钟和数据是有效完成的-在通道之一中实现了单个CDR电路，而其他通道耦合到更简单的采样器，这些采样器以单个CDR校正的相位对数据进行采样。
可以理解，上述MCM 102，DPIC 104和DCIC 106的结构是作为示例引用的。根据所公开的技术的MCM，DPIC和DCIC不限于以上描述。例如，通道的数目可以不同于五个。CDR可以耦合到任何通道(在几何上靠近中心的通道可能更优选，尽管不是强制性的，因为它的相移变化可能更接近于平均变化)。在一些实施方式中，可以使用一个以上的CDR；例如，每组三个相邻通道可以具有CDR和受CDR相位控制的两个采样器。
图2是示意性地示出了根据本发明的实施方式的、来自数据消耗集成电路(DCIC)中的两个数据通道的时钟和数据恢复的框图200。该图更详细地示出了图1的采样器118之一和CDR 116。
通道A 202耦合到CDR 116，并且与通道A的干扰紧密匹配的通道B 204耦合到采样器118。CDR116包括采样和保持(S&H)电路206，相位检测器208和移相器210。S&H 206被配置为响应于从移相器210输入的“0”信号和“90”信号的转变来对入射通道进行采样。两个采样点对应于DCIC的接收时钟(Rx时钟)的相位。在单数据速率传输(SDR)(有时称为“半速率”)中，采样在信号的正沿处进行，例如，相对于Rx时钟，对于“0”信号，相移为0°，而对于“90”信号，相移为90°；在双数据速率(DDR)(有时称为“全速率”)中，采样在信号的两个边缘处进行；例如，对于“0”信号，相移为0°和180°，并且对于“90”信号，相移为90°和270°。
S&H响应于“90”输入上的转变而采样的信号(指定为“采样@90”)被输入到相位检测器208，其被配置为向移相器210输出递增或递减命令。在一个实施方式中，如果在90°和0°相位处采样的电平相等，则相位检测器将生成内部相位递增信号，以延迟“0”和“90”信号的生成，而如果电平相反，则相位检测器将生成内部递减信号，以提前生成“0”和“90”信号。
在一些实施方式中，使用有限脉冲响应(FIR)滤波器，无限脉冲响应(IIR)滤波器或任何其他合适的滤波器对相位校正信号进行低通滤波。为了清楚起见，这些过滤器未在图中示出。
由于采样的通道中包含可能不会在每个时钟转换中都切换的数据，因此不会在所有时钟转换中都生成内部递增和递减信号；然而，在实施方式中，数据编码确保无论原始数据是什么，在发射的数据中将始终存在足够的转换以允许适当的相位锁定(例如，通过64/66编码和/或通过伪随机编码)。
相位检测器208生成的递增/递减信号被输入到移相器210，移相器210又使“0”和“90”信号相对于Rx时钟的相位的相移递增或递减。例如，如果生成的相位分辨率为22.5°，并且“0”和“90”输出相对于Rx时钟的低到高转换的相位延迟分别为135°和225°，则递增输入将相移更改为157.5°和247.5°；而递减输入将相移更改为112.5°和202.5°。
S&H 206还在“0”输入转换时对通道A进行采样，以生成CDR 116的恢复数据输出。指定为“采样@0”的采样输出被输入到相位检测器208，并从CDR 116输出以进一步处理，例如解串和解码。
由于通道A和通道B在延迟变化和干扰方面匹配，因此通道B的数据和时钟可以使用由CDR 116提取的相位校正来恢复。耦合到通道B的采样器118包括移相器212和采样和保持(S&H)电路214。除了移相器212不生成“90”输出，移相器类似于移相器210，因此可以更简单并且可以消耗更少的功率(在某些实施方式中，使用相同的电路，但“90”输出未连接，或未连接至虚拟负载)。
类似地，除了S&H 214不具有“90”输入，并且在“90”输入上的转换处不对通道进行采样，S&H 214类似于S&H 206。因此，S&H 214可能比S&H 206更简单(在某些实施方式中，除了“采样@90”输出未连接或未连接到虚拟负载，可以使用相同的电路)。
总之，当两个(或更多个)通道在干扰方面相似时，一个通道可耦合至包括S&H、相位检测器和移相器的CDR电路，并配置为检测相位并递增或递减控制采样相位的移相器的相位。另一通道(或多个通道)可以耦合至包括更简单的S&H和更简单的移相器的采样器，并配置为通过保持跟踪由CDR生成的相位校正以正确的相位对数据通道(或多个通道)进行采样。因此，根据图2中描述的示例实施方式，可以显著减小从多个匹配的通道恢复时钟和数据的电路的面积和功耗。
可以理解，上述CDR 116和采样器118的结构是作为示例引用的。根据所公开的技术的CDR和采样器不限于以上描述。例如，可以使用各种合适的CDR体系结构，包括过采样CDR，基于DLL的CDR，基于PLL的CDR等。在一些实施方式中，一些或所有采样器不包括移相器，而是直接或通过合适的延迟电路将CDR的“0”输出输入到采样器的S&H单元。
图3是示意性地示出了根据本发明的实施方式的、用于在CDR中以及在相邻采样器中的时钟和数据恢复的方法的流程图300。该流程图由CDR 116和相邻的采样器118(图2)同时执行。
CDR首先进入检查相等电平步骤302，并检查在0°和180°处的通道的信号电平是否相等。相等的电平意味着当相位＝0°和相位＝180°的时间之间，位电平没有变化。在这种情况下，无法估计相位，并且CDR重新进入步骤302(当相位＝0°时，CDR将在下一次重新进入步骤302)。
如果在步骤302中信号的电平不同，则CDR将进入比较-90°步骤304，并将0°处的信号电平与90°处的信号电平进行比较。然后，如果两个电平相等，则CDR将进入递增相位步骤306，或者如果两个电平不相等，则进入递减相位步骤308(此技术也称为Bang-Bang，始终以较小的递增进行校正，并且不存在CDR不会在数据的边缘改变相位的稳定状态)。
在步骤306中，CDR将相位递增小值(例如360°/32＝11.25°)，然后进入发送递增到采样器步骤310，将递增相位信号发送到相邻的采样器，然后重新-进入步骤302，以进行下一个相位校正。
类似地，在步骤308中，CDR将相位递减小值，然后在发送递减到采样器步骤312中将递减相位信号发送到相邻的采样器，最后重新进入步骤302，以进行下一个相位校正。
相邻采样器在接收信号步骤314处开始，其中采样器等待，直到CDR发送递增或递减相位信号为止。当采样器接收到来自CDR的信号时，采样器进入检查递增/递减步骤316。然后如果接收到的信号是递增相位，则前进到递增相位步骤318，或者如果信号是递减相位，则进入递减相位步骤320。
在步骤318，320中，采样器分别递增或递减采样相位，然后重新进入步骤314。
因此，根据图3所示的流程图，当检测到耦合数据通道中的转换时，CDR会对信号进行采样，然后根据90°相位处的信号电平来递增或递减采样相位。相邻的采样器从CDR接收递增/递减相位信号，并相应地调整相应通道的采样相位；节省功率和面积(与其他CDR相比)。
如将意识到的，通过示例的方式引用了上述流程图300。根据所公开的技术的流程图不限于以上描述。例如，步骤314可以与步骤316合并；步骤306可以与步骤310合并，并且步骤308可以与步骤312合并。
尽管总是希望在本发明的实施方式中实现节省功率，但是节省面积可能是有代价的。首先，必须维护两种类型的单元(CDR单元和采样器单元)。其次，就延迟变化和感应噪声而言，不同的单元更难匹配。在根据本发明的一些实施方式中，使用单个电路，该单个电路可配置为以以下两种配置之一进行操作：具有完全CDR功能的CDR配置(“主机”)；以及采样器配置(“从机”)，其中电路从相邻的主机配置电路(“对等电路”)接收相位校正信令，并且相应地对数据进行采样。当处于从机配置时，某些CDR电路可能会退化，以节省功率。
CDR的配置可以由软件完成，或可以由例如设置或掩码选项定义。
图4是示意性地示出根据本发明的实施方式的、使用相同的CDR单元的省电时钟和数据恢复的框图。示出了具有不同配置的三个相同的CDR电路：耦合到通道B的主机配置CDR402A；与通道A耦合的从底部外部控制的(ECB)从机配置的CDR 402B；以及与通道C耦合的从顶部外部控制的(ECT)从机配置的CDR 402C。这三个CDR彼此相邻放置，并且可以添加的其他CDR将放置在CDR 402B的顶部或CDR 402C下面。位于彼此相邻的CDR将被称为相邻CDR。
三个CDR电路是相同的，因此在延迟变化和噪声方面被良好地匹配。每个CDR包括S&H 406、相位检测器408、移相器410和三路复用器412。
S&H 406类似于S&H 214(图2)，但是在从机配置中禁用了90°采样(并且节省了相应的功率)。除了在从机配置中相位检测器被禁用，相位检测器408类似于相位检测器208(图2)。多路复用器312将顶部输入、中心输入或底部输入传输到移相器412，其可以与移相器210(图2)相同。
下表总结了CDR 402A、402B、402C的子单元的功能：
Figure BDA0002979125900000101
Figure BDA0002979125900000111
复用方案允许在所示的CDR单元的上方和下方添加更多的从机单元。在CDR 402B上方添加的所有单元将是ECB从机配置，在CDR 402C下方添加的所有单元将是ECT从机配置。
可以理解的是，当单元沿着DCIC的垂直边缘对齐时，可以使用CDR单元的垂直瓦几何形状。在替代实施方式中，可以使用水平瓦，并且用“左”和“右”代替术语“底部”和“顶部”。
如上所述，可以通过软件，通过设置输入，通过掩码选项或通过任何其他合适的技术来完成CDR单元的配置。
因此，根据图4所示的配置，可以使用相同的CDR单元来恢复来自相邻通道的时钟和数据；单元之间的匹配允许高数据速率USR通信，并且通过将相位控制信号从单个主机配置CDR传播到多个从机配置CDR，可以节省大量功率。
应当理解，上述CDR 402A、402B和402C的配置是作为示例引用的。根据所公开的技术的CDR不限于以上描述。例如，在一些实施方式中，通过多路复用器从主机配置的CDR到远程从机配置的CDR的累积延迟可以通过提前Rx时钟或通过延迟远程CDR的通道来补偿。在一些实施方式中，不实现多路复用器412；取而代之的是，在主机配置的CDR中，相位检测器输出将被路由到移相器输入；以及在ECB和ETB配置的情况下，来自底部输入或顶部输入的输入(分别)将连线到移相器。
设置初始相位
所公开的技术通常涉及获得采样器的初始相位设置，然后假设相位变化对于相邻通道是相似的，则跟踪来自包括CDR的相邻通道的变化。获得初始相位设置的方法在本领域中是已知的，并且在上文的示例实施方式中未描述。例如，发射机可以初始或周期性地发送包括已知序列(例如，交替的1和0)的“训练序列”；然后采样器可能会更改相位设置，直到没有错误地接收到训练序列为止。在另一示例中，采样器通过最小化在接收流中检测到的CRC错误来调整初始相位。
在上述一些实施方式中，所有通道都是相同的，并且在仅使用采样器的通道中，CDR被关闭以节省功率。然而，在一些实施方式中，CDR可以初始或周期性地打开以确定初始相位，然后关闭。初始相位的确定可以例如在上电，复位，或者由软件或硬件电路生成信号(例如周期性地)时触发。
图3的方法、CDR 116、采样器118和可配置的CDR 402及其所有子单元的配置是示例方法和配置，其纯粹是为了概念上的清楚起见而示出的。在替代实施方式中，可以使用任何其他合适的方法和配置。
在各种实施方式中，可以使用适当的硬件(诸如一个或多个专用集成电路(ASIC)或现场可编程门阵列(FPGA)，或者ASIC与FPGA的组合)来实现CDR 116、采样器118和可配置的CDR 402。
尽管本文描述的实施方式主要解决MCM中的USR通信，但是本文描述的方法和系统也可以在其他应用中使用。
因此，将理解的是，上述实施方式仅作为示例被引用，并且本发明不限于以上已经具体示出和描述的内容。相反，本发明的范围包括上述各种特征的组合和子组合，以及本领域技术人员在阅读前述说明后将想到的并且在现有技术中未公开的其变型和修改。通过引用并入本专利申请的文档应被认为是本申请的组成部分，除了在这些并入文档中以与本说明书中明确或隐含的定义相抵触的方式定义任何术语外，应该仅考虑本说明书中的定义。

Claims (14)

1.一种多芯片模块（MCM），包括：
MCM基板；和
至少数据产生IC（DPIC）和数据消耗IC（DCIC），所述数据产生IC（DPIC）和数据消耗IC（DCIC）安装在所述MCM基板上，并通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接；
其中所述DCIC包括：
时钟数据恢复电路（CDR），其被配置为从所述第一数据通道恢复数据和时钟，并输出相位校正信令；和
数据采样器，其被配置为通过以响应于从所述第一数据通道导出的所述相位校正信令的相位对所述第二数据通道进行采样来从所述第二数据通道恢复所述数据。
2.根据权利要求1所述的MCM，其中所述相位校正信令包括相位递增信号和相位递减信号。
3.根据权利要求1所述的MCM，其中所述数据采样器包括移相器和采样保持，所述移相器被配置为响应于所述相位校正信令，将相位信令发送到所述采样保持，并且所述采样保持被配置为响应于所述相位信令对所述第二数据通道进行采样。
4.根据权利要求1所述的MCM，其中所述CDR和所述采样器包括可配置为以第一配置和第二配置操作的电路的相应的第一实例和第二实例，其中：
在所述第一配置中，所述电路被配置为从数据通道恢复所述数据和所述时钟，以及
在所述第二配置中，所述电路被配置为从对等电路接收所述相位校正信令，并基于从所述对等电路接收的所述相位校正信令从所述数据通道恢复所述数据。
5.根据权利要求4所述的MCM，其中在所述第二配置中，所述电路还被配置为将所述相位控制信令传输到附加对等电路。
6.根据权利要求4所述的MCM，其中所述电路包括时钟恢复电路，所述时钟恢复电路在所述第一配置中被启用并且在所述第二配置中被禁用。
7.根据权利要求4所述的MCM，其中所述电路被配置为在所述第一配置中获取所述数据通道的初始时钟相位，然后基于接收到的相位校正信令，切换至所述第二配置并相对于所述对等电路跟踪时钟相位变化。
8.一种多芯片模块（MCM）中的方法，所述方法包括：
在数据产生IC（DPIC）和数据消耗IC（DCIC）之间在所述MCM中进行通信，所述数据产生IC（DPIC）和数据消耗IC（DCIC）都安装在所述MCM基板上，并且通过至少包括第一嵌入式时钟数据通道和第二嵌入式时钟数据通道的高速总线相互连接；
使用时钟数据恢复电路（CDR）从所述DCIC中的所述第一数据通道恢复数据和时钟，以便输出相位校正信令；和
通过以响应于从所述第一数据通道导出的所述相位校正信令的相位对所述第二数据通道进行采样，使用数据采样器从所述DCIC中的所述第二数据通道恢复所述数据。
9.根据权利要求8所述的方法，其中所述相位校正信令包括相位递增信号和相位递减信号。
10.根据权利要求8所述的方法，其中所述数据采样器包括移相器和采样保持，并且其中对所述第二数据通道进行采样包括响应于所述相位校正信令从所述移相器向所述采样保持发送相位信令，并且响应于所述相位信令通过采样保持来对所述第二数据通道进行采样。
11.根据权利要求8所述的方法，其中所述CDR和所述采样器包括可配置为以第一配置和第二配置操作的电路的相应的第一实例和第二实例，并且其中恢复所述数据和所述时钟包括：
在所述第一配置中，通过所述电路从数据通道恢复所述数据和所述时钟，以及
在所述第二配置中，从对等电路接收所述相位校正信令，并基于从所述对等电路接收的所述相位校正信令从所述数据通道恢复所述数据。
12.根据权利要求11所述的方法，还包括：在所述第二配置中，将所述相位控制信令从所述电路传输到附加对等电路。
13.根据权利要求11所述的方法，其中所述电路包括时钟恢复电路，所述时钟恢复电路在所述第一配置中被启用并且在所述第二配置中被禁用。
14.根据权利要求11所述的方法，包括：在所述电路中获取所述第一配置中的所述数据通道的初始时钟相位，然后基于接收到的相位校正信令，切换至所述第二配置并相对于所述对等电路跟踪时钟相位变化。
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