CN118020272A - 混合串行接收器电路 - Google Patents

Abstract

计算机系统中所包括的混合接收器电路可包括模拟的和基于ADC的接收器电路两者。前端电路基于所接收的对包括多个数据码元的串行数据流进行编码的信号来生成不同的均衡信号。根据串行数据流的波特率，数字接收电路或模拟接收器电路被激活以在可能的波特率范围上提供期望的性能和功耗。基于ADC的接收器电路可包括可被选择用于不同波特率的具有不同分辨率的多个模数转换器电路。

Description

混合串行接收器电路

背景技术

技术领域

本公开涉及高速通信接口设计的领域，尤其涉及基于混合模拟/模数转换器(ADC)的接收器电路的使用。

相关技术描述

计算系统通常包括多个互连的集成电路。在一些情况下，集成电路可利用通信信道或链路传输和接收数据位来进行通信。通信信道可支持并行传输多个数据位的并行通信，或以串行方式一次一个位地传输数据位的串行通信。

在集成电路之间传输的数据可被编码以帮助传输。例如，在串行通信的情况下，数据可被编码以提供逻辑状态之间足以允许时钟和数据恢复电路操作的转变。或者，在并行通信的情况下，可对数据进行编码以减少切换噪声或改善信号完整性。

在数据传输期间，通信信道的物理特性可能衰减与特定数据位相关联的传输信号。例如，通信信道或链路中所包括的布线的阻抗可能衰减传输信号的某些频率范围。另外，通信信道中所包括的布线与耦接到通信信道的设备之间的阻抗失配可能引起传输信号的反射，这可能使对应于其它数据位的后续传输信号劣化。

发明内容

公开了用于处理串行数据流的各种实施方案。广义地，混合接收器电路包括前端电路、基于ADC的接收器电路、模拟接收器电路和时钟电路。前端电路可被配置为利用对包括多个数据码元的串行数据流进行编码的至少一个信号来生成均衡信号。基于ADC的接收器电路可包括至少一个模数转换器电路，并且可被配置为基于串行数据流的波特率，利用第一均衡信号和多个第一时钟信号来生成第一多个恢复数据码元。模拟接收器电路可被配置为基于串行数据流的波特率，利用第二均衡信号和多个第二时钟信号来生成第二多个恢复数据码元。时钟电路可被配置为利用在第一多个恢复数据码元的生成期间确定的第一控制信息来产生多个第一时钟信号，以及利用在第二多个恢复数据码元的生成期间确定的第二控制信息来产生多个第二时钟信号。

附图说明

图1是用于计算机系统的混合接收器电路的实施方案的框图。

图2是模拟前端电路的实施方案的框图。

图3是用于混合接收器电路的基于ADC的接收器电路的实施方案的框图。

图4是用于混合接收器电路的模拟接收器电路的实施方案的框图。

图5是用于基于ADC的接收器电路的采样电路的实施方案的框图。

图6是用于混合接收器电路的时钟电路的实施方案的框图。

图7是包括发射器电路和接收器电路的计算机系统的框图。

图8是用于操作混合接收器电路的方法的实施方案的流程图。

图9是包括接收器电路的片上系统的一个实施方案的框图。

图10是可包括接收器电路的计算机系统的各种实施方案的框图。

图11示出了存储电路设计信息的非暂态计算机可读存储介质的示例。

具体实施方式

计算系统可包括一个或多个集成电路，诸如例如中央处理单元(CPU)和存储器。计算系统的集成电路中的每一者可通过串行或并行接口通信。在并行接口中，多个数据位被同时传送，而在串行接口中，数据作为一系列顺序的单数据位被传送。当采用串行接口来在计算系统中所包括的两个设备之间传送数据时，可根据不同协议来传输数据。例如，可利用归0(RZ)、不归0(NRZ)、脉冲振幅调制(PAM)或其任何合适组合来传输数据。

串行数据流常常在没有伴随的时钟信号的情况下被传输。在这种情况下，时钟信号从串行数据流恢复(在被称为“时钟恢复”的过程中)并且被用于对串行数据流进行采样以确定所包括的数据码元的值(在被称为“数据恢复”的过程中)。可采用各种技术来恢复数据和时钟信号两者。例如，接收器电路可生成频率与用于创建数据流的时钟信号的频率大致相同的时钟信号。然后可使用锁相环电路来将时钟信号与串行数据流中的转变进行相位对准。另选地，串行数据流可被过采样，即以比用于生成串行数据流的时钟信号的频率更高的频率被采样。

用于串行数据流的接收器电路可以是基于模拟的，或者它们可采用模数转换器(ADC)电路。基于ADC的接收器电路将输入数据信号的均衡版本转换为数字域中的位，从而允许执行附加处理(例如，前馈均衡)作为数字信号处理操作。

在新的互连标准中，要求接收器电路支持宽范围的波特率。如本文所使用和定义的，波特率(或“码元速率”)是经由通信信道传输信息的速率。例如，在PCIE中，数据速率可从2.5Gbaudps变化到32Gbaudps。在这样的范围的下限处，基于模拟的接收电路可提供功率高效解决方案来对沿通信信道传输的信号进行采样。然而，随着信号的波特率增大，基于模拟的接收器电路可能不提供一致地恢复数据所需的性能。在高波特率，基于ADC的接收器电路可提供对信号进行采样所需的性能，但在较低波特率处功率效率低。没有任何单接收器电路拓扑覆盖所需数据速率范围而不牺牲性能或功率。

附图中所示并在下文描述的实施方案可提供用于使用包括基于模拟的接收器电路和基于ADC的接收器电路两者的混合接收器电路来对编码串行数据流的信号进行采样的技术。在特定条件下(例如，低波特率、低损耗通信信道等)，基于模拟的接收器电路可被启用以功率高效的方式对信号进行采样。响应于条件的改变(例如，所接收数据流的波特率的增大)，基于模拟的接收器电路可被停用，并且基于ADC的接收器电路被启用以在新条件下提供所需性能。

图1中描绘了描绘混合接收器电路的实施方案的框图。如图所示，混合接收器电路100包括前端电路101、基于ADC的接收器电路102、模拟接收器电路103、时钟电路104和多路复用电路105。

前端电路101被配置为利用信号106生成均衡信号108。在各种实施方案中，信号106对包括数据码元107的串行数据流进行编码。尽管前端电路101被描绘为生成由基于ADC的接收器电路102和模拟接收器电路103两者使用的单个均衡信号，但在其他实施方案中，前端电路101可被配置为对于基于ADC的接收器电路102和模拟接收器电路103中的每一者生成不同的均衡信号。

在一些实施方案中，信号106可根据各种码元编码之一对数据码元107进行编码。例如，信号106可根据RZ、NRZ、PAM3、或任何其他合适的码元编码来传输。需注意，尽管将单个信号描绘为编码数据码元107，但在其它实施方案中，可采用多个信号来编码数据码元107。例如，在一些情形中，当使用差分信令标准时，可采用两个信号来编码数据码元107。

基于ADC的接收器电路102包括模数转换器电路116，并且被配置为基于包括数据码元107的串行数据流的波特率而利用时钟信号114和均衡信号108来生成恢复数据码元110。如下文所述，基于ADC的接收器电路102可包括以不同分辨率对均衡信号108进行采样的多个模数转换器电路。在各种实施方案中，可基于包括数据码元107的串行数据流的波特率而采用多个模数转换器电路中的不同模数转换器电路。

模拟接收器电路103被配置为基于包括数据码元107的串行数据流的波特率而利用时钟信号115和均衡信号108生成恢复数据码元111。如下文所述，模拟接收器电路103可主要利用在模拟域中执行各种功能(例如，判决反馈均衡)的模拟电路来实现。需注意，在波特率小于阈值时，模拟接收器电路103的功耗可小于基于ADC的接收器电路102的功耗。尽管在图1的实施方案中仅描绘单个模拟接收器电路，但在其它实施方案中可采用附加模拟接收器电路，每一者被配置为在对应条件集合(例如，输入数据流波特率、信道条件等)下被激活。

时钟电路104被配置为利用控制信息112生成时钟信号114，以及利用控制信息113生成时钟信号115。在一些实施方案中，时钟电路104可被配置为基于模式信号120生成时钟信号114或时钟信号115。例如，时钟电路104可被配置为响应于确定模式信号120为特定值而生成时钟信号114。或者，时钟电路104可被配置为响应于确定模式信号120为不同值而生成时钟信号115。尽管时钟信号114和时钟信号115被描绘为单个线，但在各种实施方案中，时钟信号114和时钟信号115可包括具有各自相位的多个时钟信号。需注意，模式信号104的值可对应于特定一组条件(例如，输入数据流波特率、信道条件等)。这些条件中一者或多者的变化可导致模式信号104的不同值。

时钟电路104可被配置为响应于确定串行数据流的波特率等于特定波特率值而生成时钟信号114，否则生成时钟信号115。在各种实施方案中，波特率的确定可在与混合接收器电路100所耦接到的通信信道相关联的初始化过程期间执行。

在各种实施方案中，基于ADC的接收器电路102被配置为在生成恢复数据码元110期间确定控制信息112。以类似的方式，模拟接收器电路103还被配置为在生成恢复数据码元111期间确定控制信息113。控制信息112可包括指示在生成恢复数据码元110期间检测到的相位误差的信息，并且控制信息113可包括指示在生成恢复数据码元111期间检测到的相位误差的信息。

在各种实施方案中，多路复用电路105被配置为通过利用模式信号120选择恢复数据码元110或恢复数据码元111来生成输出数据码元121。多路复用电路105可利用多个逻辑门、以线或方式耦接在一起的多个通过门电路、或被配置为在这两组恢复数据码元之间进行选择的任何其它合适电路来实施。需注意，多路复用电路105可为任选的，因为在一些实施方案中，负载电路可直接接收恢复数据码元110及恢复数据码元111。

转到图2，描绘了前端电路101的实施方案的框图。如图所示，前端电路101包括滤波器电路201和自动增益控制电路202A。尽管前端电路101被描绘为生成单个均衡信号，但在其他实施方案中，前端电路101可被配置为利用信号106生成任何合适数量的均衡信号。

滤波器电路201被配置为利用信号106生成滤波信号203。在各种实施方案中，为了生成滤波信号203，滤波器电路201还可被配置为衰减信号106中的高频噪声。在一些情况下，滤波器电路201还可被配置为衰减信号106中DC电平处或附近的低频分量。

自动增益控制电路202被配置为利用滤波信号203生成均衡信号108。在各种实施方案中，自动增益控制电路202可被实施为闭环控制电路，其使用源自均衡信号108的反馈来将数据码元的振幅维持在最佳水平以用于采样。在各种实施方案中，自动增益控制电路202可包括可被动态地激活或去激活以维持数据码元的振幅的衰减器和放大器电路的任何合适组合。

虽然在图2的实施方案中描述了单个自动增益电路，但在需要多个均衡信号的其它实施方案中可采用附加的自动增益控制电路。在这种情况下，附加的自动增益电路可对它们各自的均衡信号应用不同量的增益和/或衰减。

转到图3，描绘了基于ADC的接收器电路102的实施方案的框图。如图所示，基于ADC的接收器电路102包括采样电路301和恢复电路302。

采样电路301被配置为利用均衡信号108和时钟信号114生成采样303。如下文所述，在各种实施方案中，采样电路301可包括多个模数转换器电路。在这种情况下，采样电路301还可被配置为基于包括数据码元107的串行数据流的波特率来进行选择，以选择所述多个模数转换器电路中的第一模数转换器电路。第一模数转换器电路可被配置为利用时钟信号114对均衡信号108进行采样以生成采样303。

采样电路301还可被配置为基于包括数据码元107的串行数据流的波特率来选择所述多个模数转换器电路中的第二模数转换器电路。第二模数转换器电路被配置为利用时钟信号114对均衡信号108进行采样以生成采样信号303。需注意，采样信号303可包括多个采样的流。在各种实施方案中，第二模数转换器电路的分辨率大于第一模数转换器电路的分辨率。如本文所使用和所描述，模数转换器电路的分辨率是指导致模数转换器电路的数字输出改变的最小增量电压。在一些情况下，采样电路诸如采用电路301可包括并联耦接且以顺序方式激活的多组模数电路(称为“子模数转换器电路”或“子ADC”)以提高分辨率。

恢复电路302被配置为利用采样303生成恢复数据码元110和控制信息112。为了生成恢复数据码元110和控制信息112，恢复电路302可被配置为执行均衡操作诸如前馈均衡(FFE)和判决反馈均衡(DFE)。在其它实施方案中，恢复电路302还可被配置为校正采样303中的失配，以及将采样303乘以增益因子。在各种实施方案中，恢复电路302可被实施为数字信号处理器(DSP)或其他合适的处理电路。

转到图4，描绘了模拟接收器电路103的实施方案的框图。如图所示，模拟接收器电路103包括分割器电路401和恢复电路402。

分割器电路401被配置为利用均衡信号109和时钟信号115生成采样。在各种实施方案中，分割器电路401被配置为将均衡信号109与多个阈值进行比较。这样的阈值可对应于与前导或后滞效应相关联的电压电平。在各种实施方案中，分割器电路401还可被配置为生成可被包括在控制信息113中的一个或多个误差信号。在一些实施方案中，分割器电路401还可被配置为执行均衡，诸如判决反馈均衡(DFE)。

恢复电路402被配置为利用采样信号403生成恢复数据码元111和控制信息113。需注意，采样信号403可包括由分割器电路401生成的采样流。为了生成控制信息113，恢复电路402可被配置为执行相位检测。例如，在各种实施方案中，恢复电路402可被配置为执行Mueller-Muller相位检测或Alexander相位检测。在各种实施方案中，恢复电路402可被配置为在模拟域中执行这样的相位检测。

转向图5，描绘了采样电路301的实施方案。如图所示，采样电路301包括采样缓冲器501A-501D、子模数转换器电路(表示为“子ADC 502A-502D”)、开关503A-503D以及时钟生成电路504。需注意，虽然在图5的实施方案中描绘了四个采样缓冲器、四个开关及四个子ADC，但在其它实施方案中可采用不同数量的采样缓冲器、开关及子ADC。

开关503A-503D被配置为利用缓冲器时钟505将均衡信号108耦接到采样缓冲器501A-501D中的对应者。在各种实施方案中，缓冲器时钟505中的每一者可相对于彼此相移，使得在任一给定时间，开关503A-503D中仅一者闭合。在各种实施方案中，缓冲器时钟505的相应频率可基于恢复时钟信号512的频率以及采样电路301中所包括的采样缓冲器和子ADC的数量。

在各种实施方案中，开关503A-503D可利用一个或多个开关金氧氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、全环绕栅极场效应晶体管(GAAFET)或任何其它合适的开关设备来实施。

采样缓冲器501A-501D中的每一者被配置为缓冲均衡信号108以及驱动子ADC502A-502D中对应者中所包括的模数转换器电路。在各种实施方案中，采样缓冲器501A-501D可被实施为单位增益放大器电路，或者被配置为缓冲模拟信号且提供附加驱动以允许驱动多个模数转换器电路的任何其它合适的电路。

子ADC 502A-502D中的每一者包括多个模数转换器电路，其耦接到采样缓冲器501A-501D中的对应一者且被配置为基于采样缓冲器501A-501D中所述对应一者的输出的电压电平而生成采样信号507A-507D。在各种实施方案中，采样信号507A-507D各自包括由子ADC 502A-502D中对应者生成的对应采样流。子ADC 502A-502D中给定一者中所包括的模数电路被ADC时钟506A及506B顺序地激活。在各种实施方案中，子ADC中所包括的模数转换器电路的数量确定子ADC的交错因子。

如上所述，子ADC 502A-502D可顺序地被激活。一旦已激活子ADC 502A-502D中的特定一者，然后就可顺序地激活所包括的模数转换器电路。在这样的情况下，由子ADC502A-502D生成的采样可彼此交错。恢复电路(例如，恢复电路302)可被配置为正确地对准采样，以及将数据重新定时到不同的可能更慢的时钟域。

当给定的模数转换器电路被激活时，它对其对应的采样缓冲器的输出进行采样。一旦输出已被采样，就可存在一段时间(称为“分辨率周期”或“分辨周期”)供模数转换器电路生成其组合值对应于采样输出的电压电平的多个位。分辨率周期的持续时间和所生成位的数量随所采用的模数电路的类型而变化。在各种实施方案中，给定子ADC中所包括的模数转换器电路的采样周期和分辨率周期的总和可小于或等于缓冲器时钟505中对应一者的活动时间。

子ADC 502A-502D中所包括的单独模数转换器电路可被实施为闪式ADC、逐次逼近型ADC或任何其它合适类型的模数转换器电路。尽管仅四个ADC被描绘为包括在子ADC502A-502D中，但在其它实施方案中可采用任何合适数量的模数转换器电路。在这种情况下，时钟发生器电路504将被配置为生成必需数量的ADC时钟信号。

时钟发生器电路504被配置为生成缓冲器时钟505以及ADC时钟506A和506B。在各种实施方案中，时钟发生器电路504可利用锁相环电路、延迟锁定环电路、延迟电路或适合于生成具有不同相位的多个时钟信号的任何其它类型的电路来实施。

转到图6，描绘了时钟电路104的实施方案的框图。如图所示，时钟电路104包括多路复用电路601、多路复用电路602、振荡器电路603、振荡器电路604、逻辑电路605、逻辑电路606、缓冲器电路607、多路复用电路608、时钟发生器电路609和缓冲器电路610。

多路复用电路601被配置为选择控制信息112或控制信息113中的一者以在节点612上生成调谐信号。在各种实施方案中，多路复用电路601可被配置为使用模式信号120来选择控制信息112或控制信息113中的所述一者。以类型的方式，多路复用电路602被配置为选择控制信息112或控制信息113中的一者以在节点613上生成调谐信号。

在各种实施方案中，可利用多个逻辑门实施多路复用电路601及602。在其它实施方案中，可利用以线或方式耦接在一起的多个通过门电路来实施多路复用电路601及602。

振荡器电路603被配置为利用节点612上的调谐信号在节点614上生成一个或多个时钟相位。在各种实施方案中，振荡器电路603可以是电感器-电容器振荡器电路(称为“LC振荡器电路”)。以类似方式，振荡器电路604被配置为利用节点613上的调谐信号在节点615上生成一个或多个时钟相位。在各种实施方案中，振荡器电路604可被实施为环式振荡器电路。

逻辑电路605被配置为利用节点614上的时钟相位及测试时钟620在节点616及节点621上生成一个或多个时钟相位。在各种实施方案中，逻辑电路605可被配置为在测试模式期间使用测试时钟620，而不是节点614上的时钟相位。为了在节点621和节点616上生成时钟相位，逻辑电路605还可被配置为调节时钟相位的偏斜以及缓冲时钟相位。

逻辑电路606被配置为利用节点615上的时钟相位及测试时钟620生成节点618上的时钟相位。为了生成节点618上的时钟相位，逻辑电路606还可被配置为利用节点615上的时钟相位中的至少一个时钟相位来执行分频。在其它实施方案中，逻辑电路606可被配置为延迟节点615上的时钟相位中的一者或多者以生成节点618上的时钟相位。

多路复用电路608被配置为选择来自节点621、节点616或节点618的时钟相位以生成节点619上的时钟相位。在各种实施方案中，多路复用电路608可被配置为利用模式信号120或基于包括数据码元107的串行数据流的波特率进行选择。在各种实施方案中，多路复用电路608可利用多个逻辑门、以线或方式耦接在一起的多个通过门电路、或任何其它合适电路来实施。

时钟发生器电路609被配置为利用节点619上的时钟相位生成时钟信号114。在各种实施方案中，时钟信号114中所包括的时钟信号的数量可大于节点619上时钟相位的数量。在这样的情况下，时钟发生器电路609还可被配置为延迟节点619上时钟相位中的不同时钟相位以生成时钟信号114，使得时钟信号114中的单独时钟信号具有各自相移。

多路复用电路610被配置为选择来自节点616或节点618的时钟相位以生成时钟信号115。在各种实施方案中，多路复用电路610可被配置为利用模式信号120或基于包括数据码元107的串行数据流的波特率进行选择。在各种实施方案中，多路复用电路610可利用多个逻辑门、以线或方式耦接在一起的多个通过门电路、或任何其它合适电路来实施。

如上文所述，可在计算机系统中采用接收器电路，诸如混合接收器电路100。图7中描绘了此类计算机系统的实施方案的框图。如图所示，计算机系统700包括通过通信总线707耦接的设备701和702。

设备701包括电路块703和发射器电路704。在各种实施方案中，设备701可以是处理器电路、处理器内核、存储器电路、或可被包括在计算机系统中的集成电路上的任何其他合适的电路块。需注意，虽然设备701仅描绘单个电路块和单个发射器电路，但在其它实施方案中，可采用附加电路块和附加发射器电路。

发射器电路704被配置为经由通信总线707串行地传输对应于从电路块703接收的数据的信号。这样的信号可差分地编码一个或多个位，使得在特定时间点，线708A和708B的相应电压电平之间的差对应于特定位值。在一些情况下，信号的生成可包括在传输之前对位进行编码。需注意，虽然通信总线707被描绘为包括两条线，但在其他实施方案中可采用任何适当数量的线。

设备702包括接收器电路705和电路块706。类似于设备701，设备702可为处理器电路、处理器内核、存储器电路、或被配置为从发射器电路704接收数据的任何其它合适的电路块。在各种实施方案中，接收器电路705可对应于如图1所描绘的混合接收器电路100。

在一些实施方案中，设备701和702可制造在公共集成电路上。在其它实施方案中，设备701和702可位于安装在公共衬底或电路板上的不同集成电路上。在这样的情况下，通信总线707可包括衬底或电路板上的金属或其它导电迹线。尽管在计算机系统700中仅描绘了两个设备，但在其他实施方案中可采用任何合适数量的设备。

转到图8，示出了描绘用于操作混合接收器电路的方法的实施方案的流程图。可应用于各种混合接收器电路(诸如，混合接收器电路100)的方法从框801开始。

该方法包括利用对包括多个数据码元的串行数据流进行编码的至少一个信号来生成均衡信号(框802)。在一些实施方案中，生成均衡信号包括对所述多个信号进行滤波以生成滤波信号。在这样的情况下，该方法可包括用增益因子缓冲滤波信号以生成均衡信号。在各种实施方案中，该方法还可包括利用所述至少一个信号生成多个均衡信号。

该方法还包括基于操作条件激活多个接收器电路中的特定接收器电路，其中该特定接收器电路包括至少一个模数转换器电路(框803)。在各种实施方案中，所述多个接收器电路包括响应于检测到对应操作条件而被激活的多个基于ADC的接收器电路和多个模拟接收器电路。如本文所使用和所定义，操作条件是指影响对串行数据流进行编码的信号的传输以及信号本身的特性的一组物理和电参数。例如，特定操作条件可包括串行数据流的波特率以及传输串行数据流所经由的信道的电特性(例如，阻抗)。在各种实施方案中，基于串行数据流的波特率激活特定接收器电路包括执行串行数据流的波特率与阈值的比较、以及响应于确定串行数据流的波特率大于阈值而激活该特定接收器电路。

在一些实施方案中，该方法还包括响应于检测到不同操作条件而激活包括模拟接收器电路的多个接收器电路中的不同接收器电路。在这种情况下，该方法还可包括：由所述不同接收器电路利用第二均衡信号和不同组时钟信号生成第二多个恢复数据码元、以及由时钟电路利用在第二多个恢复数据码元的生成期间所确定的不同控制信息生成所述不同组时钟信号。

在其它实施方案中，响应于检测到所述不同操作条件而激活包括由所述不同接收器电路接收串行数据流的波特率信息。在各种实施方案中，所述不同接收器电路可在与通信信道相关联的初始化或启动过程期间接收波特率信息。在这样的情况下，该方法还可包括响应于检测到所述不同操作条件而去激活所述特定接收器电路。

该方法还包括由所述特定接收器电路利用第一均衡信号和特定一组时钟信号生成第一多个恢复数据码元(框804)。在一些实施方案中，所述特定接收器电路包括多个模数转换器电路。在这样的情况下，由所述特定接收器电路生成第一多个恢复数据码元包括：基于串行数据流的波特率选择所述多个模数转换器电路中的第一模数转换器电路、以及由第一模数转换器电路利用所述特定一组时钟信号对第一均衡信号进行采样以生成多个采样。该方法还可包括利用所述多个采样生成第一多个恢复数据码元。

在其他实施方案中，该方法还可包括基于串行数据流的波特率选择所述多个模数转换器电路中的第二模数转换器电路。在各种实施方案中，第二模数转换器电路的分辨率大于第一模数转换器电路的分辨率。在这种情况下，该方法还包括由第二模数转换器电路利用所述特定一组时钟信号对第一均衡信号进行采样以生成多个交错采样、以及利用所述多个交错采样生成第一多个恢复数据码元。

该方法还包括由时钟电路利用在第一多个恢复数据码元的生成期间确定的特定控制信息来生成所述特定一组时钟信号(框805)。在一些实施方案中，时钟电路可包括多个振荡器电路。在这样的情况下，生成所述特定一组时钟信号包括利用所述特定控制信息调节所述多个振荡器电路中的至少一个振荡器电路的频率。该方法在框806中结束。

在图9中示出了片上系统(SoC)的框图。在所例示的实施方案中，SoC 900包括处理器电路901、存储器电路902、模拟/混合信号电路903、和输入/输出电路904，其每一者都耦接到通信总线905。在各种实施方案中，SoC 900可被配置用于在台式计算机、服务器或在移动计算应用(诸如例如平板电脑、膝上型计算机或可穿戴计算设备)中使用。

在各种实施方案中，处理器电路901可表示执行计算操作的通用处理器。例如，处理器电路901可为中央处理单元(CPU)诸如微处理器、微控制器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。

在各种实施方案中，存储器电路902可包括任何合适类型的存储器，诸如例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)或非易失性存储器。需注意，虽然在图9中示出了单个存储器电路，但在其它实施方案中，可采用任何合适数量的存储器电路。

模拟/混合信号电路903可包括晶体振荡器电路、锁相环(PLL)电路、模数转换器(ADC)电路和数模转换器(DAC)电路(均未示出)。在其他实施方案中，模拟/混合信号电路903可被配置为通过包括片上电源和稳压器来执行电力管理任务。

输入/输出电路904可被配置为协调SoC 900与一个或多个外围设备之间的数据传输。此类外围设备可包括但不限于存储设备(例如，基于磁或光媒体的存储设备，包括硬盘驱动器、磁带驱动器、CD驱动器、DVD驱动器等)、音频处理子系统或任何其他合适类型的外围设备。在一些实施方案中，输入/输出电路904可被配置为实施通用串行总线(USB)协议或IEEE 1394()协议的版本，并且包括如图1的实施方案中所描述的混合接收器电路100。在这种情况下，输入/输出电路904还可包括被配置为生成模式信号120的模式控制电路906。在一些情况下，模式控制电路906可被配置为基于混合接收器电路100接收数据的速率来设置模式信号120的值。在其他情况下，模式控制电路906可被配置为在SoC 900的初始化或引导操作期间设置模式信号120的值。

输入/输出电路904还可被配置为协调SoC 900与经由网络耦接到SoC 900的一个或多个设备(例如，其他计算系统或集成电路)之间的数据传输。在一个实施方案中，输入/输出电路904可被配置为执行实现以太网(IEEE 802.3)联网标准诸如例如千兆以太网或万兆以太网所需的数据处理，但预期可实现任何合适的联网标准。在一些实施方案中，输入/输出电路904可被配置为实现多个分立网络接口端口。

现在转到图10，示出了可包括上文所述的电路、设备或系统中的任一者的各种类型的系统。可结合或以其它方式利用本文所述技术中的一种或多种技术的系统或设备1000可用于广泛的领域。例如，系统或设备1000可用作诸如台式计算机1010、膝上型计算机1020、平板电脑1030、蜂窝或移动电话1040或电视1050(或耦接到电视的机顶盒)的系统的硬件的一部分。

类似地，所公开的元件可用于可穿戴设备1060，诸如智能手表或健康监测设备。在许多实施方案中，智能手表可实现多种不同的功能—例如，对电子邮件、蜂窝服务、日历、健康监测等的访问。可穿戴设备还可被设计成仅执行健康监测功能，诸如监测用户的生命体征、执行流行病学功能诸如接触跟踪、向紧急医疗服务提供通信等。还设想了其他类型的设备，包括佩戴在颈部上的设备、可植入人体中的设备、被设计成提供计算机生成现实体验的眼镜或头盔，诸如基于增强现实和/或虚拟现实的那些等。

系统或设备1000也可在各种其它环境中使用。例如，系统或设备1000可在服务器计算机系统(诸如专用服务器)的上下文中或在实现基于云的服务1070的共享硬件上使用。更进一步地，系统或设备1000可在广泛范围的专用日常设备中实现，包括家中常见的设备1080，诸如冰箱、恒温器、保安摄像头等。此类设备的互连常被称为“物联网”(IoT)。元件也可以各种运输模式来实现。例如，系统或设备1000可用于各种类型的车辆1090的控制系统、引导系统、娱乐系统等。

图10中所示的应用仅仅是示例性的，并且并非旨在限制所公开的系统或设备的潜在未来应用。其他示例性应用包括但不限于：便携式游戏设备、音乐播放器、数据存储设备、无人航空载具等。

图11是示出根据一些实施方案的存储电路设计信息的非暂态计算机可读存储介质的示例的框图。在例示的实施方案中，半导体制造系统1120被配置为处理存储于非暂态计算机可读存储介质1110上的设计信息1115并基于该设计信息1115来制造集成电路1130。

非暂态计算机可读存储介质1110可以包括各种适当类型的存储器设备或存储设备中的任一个。非暂态计算机可读存储介质1110可以是安装介质，例如CD-ROM、软盘或磁带设备；计算机系统存储器或随机存取存储器诸如DRAM、DDR RAM、SRAM、EDO RAM、Rambus RAM等；非易失性存储器诸如闪存、磁介质，例如，硬盘驱动器或光学存储装置；寄存器、或其他类似类型的存储器元件等。非暂态计算机可读存储介质1110可包括其他类型的非暂态存储器或它们的组合。非暂态计算机可读存储介质1110可以包括可驻留在不同位置例如通过网络连接的不同计算机系统中的两个或更多个存储器介质。

设计信息1115可使用各种适当的计算机语言中的任何语言来指定，包括硬件描述语言诸如但不限于：VHDL、Verilog、SystemC、SystemVerilog、RHDL、M、MyHDL等。设计信息1115可以能被半导体制造系统1120用来制造集成电路1130的至少一部分。设计信息1115的格式可被至少一个半导体制造系统(诸如例如半导体制造系统1120)识别。在一些实施方案中，设计信息1115可包括指定单元库的元素以及其连接性的网表。在包括在集成电路1130中的电路的逻辑合成期间使用的一个或多个单元库也可被包括在设计信息1115中。此类单元库可包括指示被包括在单元库中的单元的设备或晶体管级网表、掩模设计数据、表征数据等的信息。

在各种实施方案中，集成电路1130可以包括一个或多个定制宏单元，诸如存储器、模拟或混合信号电路等。在这种情况下，设计信息1115可包括与包括的宏单元相关的信息。此类信息可以包括但不限于电路图捕获数据库、掩模设计数据、行为模型以及设备或晶体管级网表。如本文所用，掩模设计数据可根据图形数据系统(GDSII)或任何其他合适的格式来格式化。

半导体制造系统1120可包括被配置为制造集成电路的各种适当元件中的任何元件。这可包括例如用于(例如在可包括掩模的晶片上)沉积半导体材料、移除材料、改变所沉积材料的形状、(例如通过掺杂材料或使用紫外处理来修改介电常数)对材料进行改性等的元件。半导体制造系统1120还可被配置为针对正确操作执行所制造电路的各种测试。

在各种实施方案中，集成电路1130被配置为根据由设计信息1115所指定的电路设计来操作，这可包括执行本文所描述功能中的任何功能。例如，集成电路1130可包括所示或本文所述各种元件中的任何元件。另外，集成电路1130可被配置为执行本文结合其他部件所描述的各种功能。另外，本文所述的功能性可由多个连接的集成电路来执行。

如本文所用，形式为“指定被配置为…的电路的设计的设计信息”的短语并不暗示为了满足该要素就必须制造所涉及的电路。相反，该短语表明设计信息描述了一种电路，该电路在被制造时将被配置为执行所指示的动作或者将包括所指定的部件。

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本公开包括对“实施方案”的引用，这些“实施方案”是所公开概念的非限制性具体实施。引用“实施方案”、“一个实施方案”、“特定实施方案”、“一些方案按”、“各种实施方案”等并不一定是指相同的实施方案。设想了大量可能的实施方案，包括详述的具体实施方案，以及落在本公开的实质或范围内的修改形式或替代形式。并非所有这些实施方案都将必然表现出本文所述的任何或所有潜在优点。

除非另有说明，具体实施方案并非旨在限制基于对本公开形式的公开内容起草的权利要求的范围，即使仅针对特定特征描述单个示例的情况下也是如此。因此，所公开的实施方案旨在为例示性的而非限制性的，而无需进行任何相反的陈述。本专利申请旨在涵盖此类替代形式、修改形式和等价形式，这对受益于本公开的本领域技术人员而言将是显而易见的。

特定特征、结构或特性可以与本公开一致的任何合适的方式被组合。因此，本公开旨在包括本文所公开的任何特征或这些特征的组合(明确地或隐含地)，或其任何概括。因此，在本专利申请(或要求享有其优先权的专利申请)进行期间可针对特征的任何此类组合作出新的权利要求。具体地，参考所附权利要求书，可将从属权利要求的特征与独立权利要求的特征进行组合，并可通过任何适当的方式而不是仅通过所附权利要求书中所列举的特定组合来组合来自相应独立权利要求的特征。

例如，虽然将所附从属权利要求撰写成使得每个从属权利要求从属于单个其它权利要求，但也可设想附加从属关系。在适当的情况下，还设想以一种法定类型(例如，装置)起草的权利要求启发另一种法定类型(例如，方法)的对应权利要求。

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因为本公开是法律文件，所以各种术语和短语可受到管理和司法解释的约束。特此给出公告，以下段落以及贯穿本公开提供的定义将用于确定如何解释基于本公开起草的权利要求。

除非上下文另有明确说明，否则对单数形式诸如“一个”、“一种”和“所述”的引用旨在表示“一个或多个”。因此，对权利要求中的“项目”的引用并不排除该项目的附加实例。

词语“可”在本文中在允许的意义上(即，具有潜在可能的，能够的)进行使用，而不是在强制意义上(即，必须)进行使用。

术语“包含”和“包括”及其形式是开放式的，并且意指“包括但不限于”。

当在本公开中相对于选项列表使用术语“或”时，除非上下文另有提供，否则一般将理解为以包含性意义使用。因此，表述“x或y”等同于“x或y，或两者”，涵盖x但不是y、y但不是x，以及x和y两者。另一方面，短语诸如“x或y中的任一者，但不是两者都”使得清楚“或”以排他性意义使用。

表述“w、x、y或z，或它们的任何组合”或“...w、x、y和z中的至少一者”旨在涵盖涉及最多至该集合中元件总数的单个元件的所有可能性。例如，给定集合[w,x,y,z]，这些短语涵盖集合中的任何单个元素(例如，w但不是x、y或z)、任何两个元素(例如，w和x，但不是y或z)、任何三个元素(例如，w、x和y，但不是z)以及所有四个元素。因此，短语“...w、x、y和z中的至少一者”是指集合[w,x,y,z]中元素的至少一个元素，从而涵盖该选项列表中的所有可能的组合。该短语不应被解释为要求存在w的至少一个实例、x的至少一个实例、y的至少一个实例和z的至少一个实例。

在本公开中，各种“标签”可先于名词。除非上下文另有提供，否则用于特征(例如，“第一电路”、“第二电路”、“特定电路”、“给定电路”等)的不同标签是指特征的不同实例。除非另有说明，否则标签“第一”、“第二”和“第三”在应用于特定特征时并不暗示任何类型的排序(例如，空间、时间、逻辑等)。

在本公开内，不同实体(其可被不同地称为“单元”、“电路”、其他部件等)可被描述或声称成“被配置为”执行一个或多个任务或操作。此表达方式—被配置为[执行一个或多个任务]的[实体]—在本文中用于指代结构(即，物理的事物)。更具体地，此表达方式用于指示此结构被布置成在操作期间执行一个或多个任务。结构可被说成“被配置为”执行某个任务，即使该结构当前并非正被操作。因此，被描述或表述成“被配置为”执行某个任务的实体是指用于实施该任务的物理的事物，诸如设备、电路、存储有可执行程序指令的存储器等等。该短语在本文中不被用于指代无形的事物。

术语“被配置为”并不旨在意指“可配置为”。例如，未编程的FPGA不会被认为是“被配置为”执行某一特定功能。然而，该未编程的FPGA可以“可配置为”执行该功能。

所附权利要求书中的表述结构“被配置为”执行一个或多个任务明确地旨在对该权利要求要素不援引35U.S.C.§112(f)。如果申请人在申请过程中想要援引112(f)部分，则其将使用“用于[执行功能]的装置”结构来表述权利要求的要素。

短语“基于”用于描述影响确定的一个或多个因素。此术语不排除可能有附加因素可影响确定。也就是说，确定可仅基于指定的因素或基于所指定的因素及其他未指定的因素。考虑短语“基于B确定A”。此短语指定B是用于确定A的因素或者B影响A的确定。此短语并不排除A的确定也可基于某个其他因素诸如C。此短语也旨在覆盖A仅基于B来确定的实施方案。如本文所用，短语“基于”与短语“至少部分地基于”是同义的。

短语“响应于”描述触发效果的一个或多个因素。该短语并未排除附加因素可能影响或以其他方式触发效果的可能性。也就是说，效果可以仅仅响应于这些因素，或者可以响应于指定的因素以及其他未指定的因素。考虑短语“响应于B执行A”。该短语指定B是触发A的性能的因素。该短语不排除执行A也可能响应于某些其他因素，诸如C。该短语还旨在涵盖其中仅响应于B而执行A的实施方案。

Claims (20)

1.一种装置，包括：

前端电路，所述前端电路被配置为利用对包括多个数据码元的串行数据流进行编码的至少一个信号来生成均衡信号；

基于ADC的接收器电路，所述基于ADC的接收器电路包括至少一个模数转换器电路，其中所述基于ADC的接收器电路被配置为：基于所述串行数据流的波特率，利用所述均衡信号和多个第一时钟信号来生成第一多个恢复数据码元；

第一模拟接收器电路，所述第一模拟接收器电路被配置为：基于所述串行数据流的所述波特率，利用所述均衡信号和多个第二时钟信号来生成第二多个恢复数据码元；和

时钟电路，所述时钟电路被配置为：

利用在所述第一多个恢复数据码元的生成期间确定的第一控制信息来生成所述多个第一时钟信号；以及

利用在所述第二多个恢复数据码元的生成期间确定的第二控制信息来生成所述多个第二时钟信号。

2.根据权利要求1所述的装置，还包括多路复用电路，所述多路复用电路被配置为：基于所述串行数据流的所述波特率来选择所述第一多个恢复数据码元或所述第二多个恢复数据码元，以生成多个输出数据码元。

3.根据权利要求1所述的装置，其中所述时钟电路还被配置为：

接收所述串行数据流的波特率信息；以及

响应于确定所述波特率信息匹配特定值，利用在所述第一多个恢复数据码元的所述生成期间确定的第一控制信息生成所述多个第一时钟信号，否则利用在所述第二多个恢复数据码元的所述生成期间确定的第二控制信息生成所述多个第二时钟信号。

4.根据权利要求1所述的装置，其中所述基于ADC的接收器电路包括多个模数转换器电路，并且其中为了生成所述第一多个恢复数据码元，所述基于ADC的接收器电路还被配置为：基于所述串行数据流的所述波特率来选择所述多个模数转换器电路中的第一模数转换器电路；

其中所述第一模数转换器电路被配置为利用所述多个第一时钟信号对所述第一均衡信号进行采样以生成多个采样；并且

其中所述基于ADC的接收器电路还被配置为利用所述多个采样生成所述第一多个恢复数据码元。

5.根据权利要求4所述的装置，其中所述基于ADC的接收器电路还被配置为：基于所述串行数据流的所述波特率选择所述多个模数转换器电路中的第二模数转换器电路，其中所述第二模数转换器电路的第二分辨率大于所述第一模数转换器电路的第一分辨率；

其中所述第二模数转换器电路还被配置为利用所述多个第一时钟信号对所述第一均衡信号进行采样以生成多个交错采样；并且

其中所述基于ADC的接收器电路还被配置为利用所述多个交错采样生成所述第一多个恢复数据码元。

6.根据权利要求1所述的装置，还包括第二模拟接收器电路，所述第二模拟接收器电路被配置为：基于所述串行数据流的所述波特率，利用所述均衡信号和多个第三时钟信号来生成第三多个恢复数据码元。

7.一种方法，包括：

利用对包括多个数据码元的串行数据流进行编码的至少一个信号来生成均衡信号；

基于操作条件激活多个接收器电路中的特定接收器电路，其中所述特定接收器电路包括至少一个模数转换器电路；

由所述特定接收器电路利用所述均衡信号和特定一组时钟信号生成第一多个恢复数据码元；以及

由时钟电路利用在所述第一多个恢复数据码元的所述生成期间确定的特定控制信息生成所述特定一组时钟信号。

8.根据权利要求7所述的方法，其中基于所述操作条件激活所述特定接收器电路包括：响应于确定所述操作条件匹配特定值而激活所述特定接收器电路。

9.根据权利要求8所述的方法，还包括：

响应于确定所述操作条件已改变，激活包括对应模拟接收器电路的所述多个接收器电路的子集中的不同接收器电路；

由所述不同接收器电路利用所述第二均衡信号和不同组时钟信号生成第二多个恢复数据码元；以及

由所述时钟电路利用在所述第二多个恢复数据码元的所述生成期间确定的不同控制信息生成所述不同组时钟信号。

10.根据权利要求9所述的方法，其中所述操作条件包括所述串行数据流的波特率，并且其中基于所述操作条件激活所述不同接收器电路包括：

接收指示所述串行数据流的所述波特率的信息；

响应于确定所述串行数据流的所述波特率匹配给定波特率值：

激活所述不同接收器电路；以及

去激活所述特定接收器电路。

11.根据权利要求7所述的方法，其中所述特定接收器电路包括多个模数转换器电路，并且其中由所述特定接收器电路生成所述第一多个恢复数据码元包括：

基于所述串行数据流的波特率选择所述多个模数转换器电路中的第一模数转换器电路；

由所述第一模数转换器电路利用所述特定一组时钟信号对所述第一均衡信号进行采样以生成多个采样；以及

利用所述多个采样生成所述第一多个恢复数据码元。

12.根据权利要求11所述的方法，还包括：

基于所述串行数据流的所述波特率选择所述多个模数转换器电路中的第二模数转换器电路，其中所述第二模数转换器电路的第二分辨率大于所述第一模数转换器电路的第一分辨率；

由所述第二模数转换器电路利用所述特定一组时钟信号对所述第一均衡信号进行采样以生成多个交错采样；以及

利用所述多个交错采样生成所述第一多个恢复数据码元。

13.根据权利要求7所述的方法，其中所述时钟电路包括多个振荡器电路，并且其中生成所述特定一组时钟信号包括利用所述特定控制信息调节所述多个振荡器电路中的至少一个振荡器电路的频率。

14.一种装置，包括：

第一设备，所述第一设备包括第一功能电路块，其中所述第一设备被配置为：

从所述第一功能电路块接收包括多个数据码元的串行数据流；

生成对所述串行数据流进行编码的多个信号；以及

经由通信信道传输所述多个信号；和

第二设备，所述第二设备包括多个接收器电路，其中所述第二设备被配置为：

经由所述通信信道接收所述多个信号；

利用所述多个信号生成均衡信号；

基于所述串行数据流的波特率激活所述多个接收器电路中的特定接收器电路，其中所述特定接收器电路包括至少一个模数转换器电路；

由所述特定接收器电路利用所述均衡信号和特定一组时钟信号生成第一多个恢复数据码元；以及

利用在所述第一多个恢复数据码元的生成期间确定的特定控制信息生成所述特定一组时钟信号。

15.根据权利要求14所述的装置，其中为了激活所述特定接收器电路，所述第二设备还被配置为响应于确定所述串行数据流的所述波特率匹配给定波特率值而激活所述特定接收器电路。

16.根据权利要求15所述的装置，其中所述第二设备还被配置为：

基于所述串行数据流的所述波特率，激活包括对应模拟接收器电路的所述多个接收器电路的子集中的不同接收器电路；

由所述不同接收器电路利用所述均衡信号和不同组时钟信号生成第二多个恢复数据码元；以及

利用在所述第二多个恢复数据码元的生成期间确定的不同控制信息生成所述不同组时钟信号。

17.根据权利要求16所述的装置，其中为了激活所述不同接收器电路，所述第二设备还被配置为：响应于确定所述串行数据流的所述波特率匹配不同波特率值：

激活所述不同接收器电路；以及

去激活所述特定接收器电路。

18.根据权利要求17所述的装置，其中所述特定接收器电路包括多个模数转换器电路，并且其中为了生成所述第一多个恢复数据码元，所述特定接收器电路还被配置为：

基于所述串行数据流的所述波特率选择所述多个模数转换器电路中的第一模数转换器电路；并且

其中所述第一模数转换器电路被配置为利用所述特定一组时钟信号对所述第一均衡信号进行采样以生成多个采样；并且

其中所述特定接收器电路还被配置为利用所述多个采样生成所述第一多个恢复数据码元。

19.根据权利要求18所述的装置，其中所述特定接收器电路还被配置为基于所述串行数据流的所述波特率选择所述多个模数转换器电路中的第二模数转换器电路，其中所述第二模数转换器电路的第二分辨率大于所述第一模数转换器电路的第一分辨率；并且

其中所述第二模数转换器电路被配置为利用所述特定一组时钟信号对所述第一均衡信号进行采样以生成多个交错采样；并且

其中所述特定接收器电路还被配置为利用所述多个交错采样生成所述第一多个恢复数据码元。

20.根据权利要求14所述的装置，其中所述第二设备包括多个振荡器电路，并且其中为了生成所述特定一组时钟信号，所述第二设备还被配置为利用所述特定控制信息调节所述多个振荡器电路中的至少一个振荡器电路的频率。