CN112753071A - 双功率i/o接收器 - Google Patents

双功率i/o接收器 Download PDF

Info

Publication number
CN112753071A
CN112753071A CN201980042947.XA CN201980042947A CN112753071A CN 112753071 A CN112753071 A CN 112753071A CN 201980042947 A CN201980042947 A CN 201980042947A CN 112753071 A CN112753071 A CN 112753071A
Authority
CN
China
Prior art keywords
pair
differential signals
circuit
latch
dfe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980042947.XA
Other languages
English (en)
Inventor
穆罕默德·莫斯托法
罗杰·K·程
亚伦·马丁
克里斯托弗·莫扎克
帕万·库马尔·卡帕甘图拉
杨显宝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN112753071A publication Critical patent/CN112753071A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Amplifiers (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

提供了一种装置，包括：第一电路，该第一电路采样第一输入信号以生成第一采样信号，并且采样第二输入信号以生成第二采样信号，其中第一输入信号包括数据；以及第二电路，该第二电路用于接收第一采样信号和第二采样信号，并生成第一对差分信号；偏移消除电路，该偏移消除电路用于消除或减小第一对差分信号中的偏移；锁存器，该锁存器用于接收被消除或减小偏移之后的第一对差分信号，并输出第二对差分信号，其中第二对差分信号指示数据。

Description

双功率I/O接收器
相关申请的交叉引用
本申请要求于2018年9月29日提交的标题为“DUAL POWER I/O RECEIVER(双功率I/O接收器)”的第16/147,635号美国专利申请的优先权，其通过引用整体并入本文。
背景技术
下一代存储器，诸如双倍数据速率(DDR)技术(例如，LP4x、DDR5、LP5等)专用于较小面积和较小功率。当前的DDRx(其中“x”是数字)匹配接收器(RX)架构是依赖于偏置电流的模拟密集型电路，这对于功率管理是很困难的。而且，该RX架构不能很好地缩放，因为其极大需求面积和功率。
附图说明
根据下面给出的详细描述以及本公开的各个实施例的附图，将更充分地理解本公开的实施例，然而，其不应被理解为将本公开限制为特定的实施例，而只是为了说明和理解。
图1示出了存储器/控制器接口的示意图。
图2示出了根据本公开的一些实施例的包括低功率采样接收器的存储器/控制器接口的示意图。
图3示出了接收器(RX)架构的示例实现方式的示意图。
图4示出了根据一些实施例的采样接收器架构的示意图。
图5A-5C示出了根据一些实施例的RX核心配置的示意图。
图6示出了根据一些实施例的具有自适应核心架构的RX核心的示意图。
图7A示出了根据一些实施例的包括多路复用器的采样RX架构的示意图。
图7B示出了根据一些替代实施例的采样RX架构的示意图。
图8示出了根据一些实施例的偏移消除电路。
图9示出了根据一些实施例的前端采样保持(SAH)和偏移消除的电路。
图10示出了根据一些实施例的采用存储器控制器接收器的移动计算平台和数据服务器机器。
图11示出了根据本公开的一些实施例的采用双功率接收器的智能设备或计算机系统或SoC(片上系统)。
具体实施方式
此处是说明书和附图中各个术语的缩写列表。DDR：双倍数据速率；LPDDR：低功率双倍数据速率；DCC：占空比校正；DCD：占空比失真；DLL：延迟锁定环；PI：相位内插器；TX：发送器；RX：接收器；DFE：判决反馈均衡器；Din：输入数据；Vcm：内部共模；Clk0，Clk180：间隔180度相位的半速率时钟；SAH：采样保持；INT：积分器；SR：置位/复位锁存器；DFF：D触发器；MOS：金属氧化物半导体；PMOS：P型金属氧化物半导体；NMOS：n型MOS；以及MUX：多路复用器。
当前的xDDR匹配接收器架构是具有偏置电流的模拟密集型，这对于功率管理是困难的。而且，该架构不能很好地缩放，因为其极大需求面积和功率。此外，将判决反馈均衡器(DFE)实现到在该架构中来补偿信道损失以实现更高的数据速率是具有挑战性的。本公开的实施例包括用于低功率存储器应用的功率消耗减小到1/3-1/4的全动态可重构采样双功率接收器(例如，当时钟关闭时仅有泄漏功率)。本公开的实施例包括在单端存储器接口中的采样接收器锁存器，以用于利用DFE对信号和参考电压两者进行采样。该架构为下一代xDDR(例如，xDDR5)数据速率提供了可缩放的方案。此外，无偏置电流的动态架构通过关闭接收器时钟来关闭整个接收器，提供了一种简单的功率管理方案。参考各种附图和实施例，其他技术效果将是显而易见的。
参考所附附图描述一个或多个实施例。尽管详细地描绘和讨论了具体的配置和布置，但是应当理解，这样做仅出于说明性目的。相关领域的技术人员将认识到，在不脱离说明书的精神和范围的情况下，其他配置和布置也是可能的。对于相关领域的技术人员将显而易见的是，除了本文详细描述的技术和/或布置之外，本文描述的技术和/或布置可以用于各种其他系统和应用中。
在下面的详细描述中参考了附图，这些附图形成了本说明书的一部分并且示出了示例性实施例。此外，应当理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑改变。还应注意，方向和参考，例如，上、下、顶、底等，可以仅用于促进描述附图中的特征。因此，以下详细描述不应被视为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。
在下面的描述中，阐述了许多细节。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本公开。在一些实例中，公知的方法和设备以方框图形式示出而不是被详细地示出，以避免使本公开难以理解。在整个说明书中对“实施例”或“一个实施例”或“一些实施例”的引用是指结合该实施例描述的特定特征、结构、功能或特性被包括在本公开的至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“在一些实施例中”不一定是指本公开的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，第一实施例可以与第二实施例组合，其中，与这两个实施例相关联的特定特征、结构、功能或特性互不排斥。
注意，在实施例的相应附图中，信号用线表示。一些线可能更粗，以指示更多的组成信号路径，和/或在一个或多个末端具有箭头，以指示主要信息流向。这种指示不旨在是限制性的。相反，这些线与一个或多个示例性实施例结合使用，以便于更容易地理解电路或逻辑单元。如设计需要或偏好所决定的，任何表示的信号实际上可以包括可以沿任一方向行进并且可以用任何合适类型的信号方案实现的一个或多个信号。
如说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。还应理解，本文所用的术语“和/或”是指并涵盖相关联所列项目中的一个或多个的任意组合和所有可能组合。
术语“器件”通常可以指根据该术语的使用的上下文的装置。例如，器件可以是指层或结构的堆叠、单个结构或层、具有有源和/或无源元件的各种结构的连接等。通常，器件是三维结构，其具有沿x-y-z笛卡尔坐标系的x-y方向的平面和z方向的高度。该器件的平面也可以是包括该器件的装置的平面。
术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。应该理解的是，这些术语并不旨在彼此同义。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(其之间具有其他中间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互(例如，如因果关系一样)。
如本文所用的术语“在……之上”、“在……之下”、“在……之间”和“在……上”是指一个组件或材料相对于其他组件或材料的相对位置，其中这种物理关系是值得注意的。例如，在材料的上下文中，一种材料或置于另一种材料之上或之下的材料可以直接接触或可以具有一种或多种中间材料。而且，置于两种材料之间的一种材料可以直接与两层接触，或者可以具有一个或多个中间层。相比之下，在第二材料“上”的第一材料与该第二材料直接接触。在组件组装的上下文中进行类似的区分。
说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”和“底”等，如果有的话，用于描述性目的，而不必用于描述永久相对位置。
术语“相邻”在这里通常是指事物的位置靠近另一事务(例如，紧邻或紧靠在它们之间的一个或多个事物)或与另一事物邻接(例如，与之毗邻)。
术语“电路”或“模块”可以指被布置为彼此协作以提供期望功能的一个或多个无源和/或有源组件。
术语“信号”可以指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数参考。“在……中”的含义包括“在……中”和“在……上”。
术语“缩放”通常是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，然后在布局区域中缩小。术语“缩放”通常还指缩小同一技术节点内的布局和器件。术语“缩放”还可以指相对于另一参数(例如，电源电平)调整(例如，减慢或加快-即分别缩小或放大)信号频率。术语“基本上”、“接近”、“近似”、“邻近”和“大约”通常是指在目标值的+/-10％以内。
除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述一个共同的对象，仅表示相似对象的不同实例，并不旨在暗示如此描述的对象必须在时间、空间、排名或任何其他方式上以给定的顺序进行。
如在整个说明书中以及在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目列表可以表示所列术语的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
术语“在……之间”可以用于器件的z轴、x轴或y轴的上下文中。在两种其他材料之间的材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料与其他两种材料中的二者分开。介于两种其他材料之间的一种材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料在时间、空间、排名上或与这些材料中的一种或两种分开，或连接到这些器件中的一个或两个，或可以通过一个或多个中间器件与其他两个器件二者分开。
要指出的是，附图中与任何其他附图中的元件具有相同附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来操作或起作用，但不限于此。
图1示出了存储器/控制器接口100的示意图。控制器接口140包括发送器块，该发送器块包括：锁相环(PLL)和时钟分配电路104；发送器(TX)时钟电路106，其包括延迟锁定环(DLL)和相位内插器(PI)；以及发送电路(也称为发送器)102。控制器接口140还包括接收器电路114。图1示出了匹配接收器电路114，其包括匹配滤波器108、Rx时钟恢复电路110、和RX接收器电路112。RX时钟恢复电路110通过选通DQS 130从所接收到的数据流中提取时钟信号，并且包括压控延迟线(VCDL)和相位内插器(PI)。匹配滤波器108操作使得数据信号DQ128上的延迟至少匹配选通DQS 130的最小延迟。RX 112例如使用来自RX时钟恢复电路110的时钟，从匹配滤波器108的数据输出中提取数据。在示例中，RX 112包括DFF。存储器接口150包括RX接收器120，该RX接收器120耦合到时钟分配器122，并经由连接件116接收数据。存储器接口150还包括发送器124和126，其分别发送数据输出DQ 128和选通输出DQS 130。存储器/控制器接口100可以是依赖于偏置电流的模拟密集型电路，因此难以进行功率管理。此外，匹配接收器电路114不能很好地缩放，因为其极大需求面积和功率。
图2示出了根据一些实施例的包括低功率采样接收器204的存储器/控制器接口200的示意图。在一些实施例中，采样接收器204包括RX接收器电路212和Rx时钟恢复电路210。Rx时钟恢复电路210从所接收到的数据输出选通DQS 130提取时钟信号，并且包括VCDL和PI。例如，VCDL将可变量的采样延迟添加到其输入信号。例如，VCDL接收数据输出选通DQS130，并调整数据输出选通DQS 130的采样时钟的相位。PI允许Rx时钟恢复电路210以相对精细的增量来调整采样时钟的相位。因此，Rx时钟恢复电路210调整数据输出选通DQS 130的采样时钟的相位。
在一些实施例中，采样接收器204经由数据输出DQ 128从存储器电路150的输出接收数据流，并且RX接收器212例如使用数据输出选通DQS 130的相位调整的采样时钟(例如，其中相位由RX时钟恢复电路210调整)，从经由数据输出DQ 128接收的数据流中提取发送的数据。例如，与图1不同，RX接收器电路212不使用任何前端放大和匹配滤波。在一些实施例中，RX接收器212包括具有采样保持的采样接收器、积分器和强臂锁存器(strong armLatch)的采样接收器(然而这些组件未在图2中示出，并且将在下文中进一步详细讨论)。在一些实施例中，RX接收器212包括判决反馈均衡器(DFE)和偏移消除电路中的一者或多者(然而这些组件未在图2中示出，并且将在下文中进一步详细讨论)。
图3示出了可以用于RX电路212的接收器架构300A的示例实现方式的示意图。架构300A包括Rx核心电路306、偏移/DCD(占空比失真)电路314、DCC(占空比校正)电路308、模拟可见度电路(Analog Vis circuitry)310和8位串并转换器(de-serializer-by-8；Deserby8)电路312。模拟可见度是用于监视内部信号的设计测试特征电路。Deserby8电路312包括8位串并转换器电路。DCC电路308向Rx核心电路306提供时钟输入。时钟输入包括零相位clk0和旋转180度相位clk180。输入数据(din)302和参考电压(vref)304包括到Rx核心电路306的输入。
图4示出了根据一些实施例的采样接收器架构400(也称为架构400)的示意图。在一些实施例中，架构400对应于RX电路212，如图2所示。在一些实施例中，架构400包括RX核心电路406、偏移/DCD(占空比失真)电路414、以及DCC电路408、模拟可见度电路410和Deserby8电路412。在一些实施例中，DCC电路408将时钟输入提供给RX核心电路406。在一些实施例中，来自DCC电路408的时钟输入包括半速率时钟clk0和clk180。在一些实施例中，架构400还包括Rx自适应核心418、RDAC电路416、第二Deserby8电路420、错误检查电路422和错误计数电路424。错误检查电路422检测Deserby8的数据输出中的错误。错误计数电路424对由错误检查电路422检测到的错误数量进行计数。输入数据(din)402和参考电压(vref)404包括到Rx核心电路406的输入。RDAC电路416是电阻器数模转换器，其从数字代码提供模拟参考。
图5A-5C示出了根据一些实施例的RX核心配置的示意图。图5A示出了RX核心306a配置，其中RX核心306a是图3的RX核心电路306的示例实现方式。RX核心306a包括串联耦合的采样保持(SAH)电路502、积分器(INT)电路504、锁存器电路506和置位/复位锁存器(SR)电路508。通过SAH电路502对输入数据Din和共模参考Vcm进行采样。
图5B示出了根据一些实施例的RX核心406b的配置。RX核心406b是图4的RX核心电路406的示例实现方式。
RX核心406b包括采样保持(SAH)电路(也称为采样器电路或采样电路)502，其接收数据Din和共模电压Vcm。通过采样保持电路(SAH)502对输入数据Din和共模参考Vcm进行采样。采样保持(SAH)电路502生成第一输出，该第一输出是输入数据Din的采样版本。采样保持(SAH)电路502生成第二输出，该第二输出是共模参考Vcm的采样版本。
RX核心406b包括积分器(INT)504。INT 504对输入数据Din的采样版本进行积分以在节点501a处生成第一输出，并且对共模基准Vcm的采样版本进行积分以在节点501b处生成第二输出。因此，INT 504的第一输出是采样的数据Din的积分，并且INT 504的第二输出是采样的共模电压Vcm的积分。
RX核心406b包括锁存器电路506(也称为锁存器506)。在一些实施例中，锁存器506包括强臂锁存器或任何其他合适类型的锁存器。在一些实施例中，锁存器506包括时钟比较器。锁存器506从节点501a、501b接收INT 504的输出，并将第一输出和第二输出提供给RX核心406b的置位/复位锁存器(SR)电路(也称为SR锁存器)508。如图5B所示，SAH 502、INT504、锁存器506和SR锁存器508串联耦合。
在一些实施例中，RX核心406b还包括偏移消除电路(也称为偏移电路)510。偏移电路510基于两个输入粗糙(Coarse)和精细(Fine)来调整和/或消除相位偏移。例如，偏移电路510的输出耦合到节点501a、501b。粗糙和精细输入是由数字逻辑提供的两个控制信号，以用于校正偏移和DFE代码更新，例如，根据接收器的需要。
在一些实施例中，RX核心406b接收单端输入Din和共模电压Vcm。INT 504输出差分信号对的积分版本，其中差分信号对的积分版本是基于单端数据Din和共模电压Vcm的(INT504块的操作关于图9被进一步详细地讨论)。INT 504在节点501a、501b处输出差分对信号。
在示例中，RX核心406b中的各种信号可能会因过程、电压、温度、随机变化等而生成变化，因此节点501a、501b处的信号可能会相对于其预期值或实际(例如，正确)值偏移。偏移电路510可以调整节点501a、501b处的差分对信号，以消除这种随机变化和偏移。例如，偏移电路510将偏移信号(在图5B中未标记)发送到节点501a、501b，其中偏移信号调整由INT 504在节点501a、501b处输出的一对差分信号。
例如，偏移电路510可以被离线地训练或校准(例如，当RX核心406b不用于接收实际数据Din时)。在这样的训练或校准阶段期间，将数据Din和共模电压Vcm设置为已知的参考电压(例如，使得Din和Vcm基本上相等)，并且偏移电路510的粗糙和精细控制信号被递增地改变，例如直到锁存器506检测到数据值Din的变化并开始检测数据Din的正确值。粗糙输入实现偏移电路510进行较大和/或较快的调整，而精细输入实现偏移电路510进行较小和/或较慢的调整。理想地，粗糙输入和精细输入应为零，例如，假设RX核心406b中没有偏移。然而，实际上，由于固有或可能的偏移，粗糙输入和精细输入可能不为零。一旦偏移电路510被训练和校准，则偏移电路510被用来减小或消除这样的偏移，例如，使得RX核心406b能够正确地检测数据Din。可以在启动过程期间、在RX核心406b从低功率模式恢复之后、在检测到温度变化之后等等，以周期性或非周期性的间隔进行对偏移电路510的训练。因此，偏移电路510的粗糙和精细输入控制偏移校正的量，并且可以在上述训练或校准阶段期间对偏移电路510的粗糙和精细输入进行校准。
在一些实施例中并且如本文上面所讨论的(并且还关于图9所讨论的)，INT 504输出差分信号对的积分版本，其中差分信号对的积分版本是基于单端数据Din和共模电压Vcm的。通过偏移电路510校正节点501a、501b处的差分信号对的偏移。锁存器506接收差分信号对，并输出差分输出对，其中差分输出对指示数据Din的放大版本。如上所述，锁存器506包括强臂锁存器，或任何其他合适类型的锁存器。在示例中，锁存器506包括具有差分输入对和差分输出对的锁存器。
由SR锁存器508对锁存器506的输出进行采样，SR锁存器508输出Dp和Dn。因此，输出Dp和Dn是差分输出对，其是单端数据输入Din的放大版本。
图5C示出了根据一些实施例的RX核心406c配置。RX核心406c是图4的RX核心电路406的示例实现方式。RX核心406c至少部分类似于图5B的RX核心406b(图5B-5C中的相似组件使用相同的标签来标记)，并且关于图5B的RX核心406b的讨论也适用于图5C的RX核心406c。例如，类似于图5B，RX核心406c包括串联耦合的SAH电路502、INT 504、锁存器506和SR锁存器508。
在一些实施例中，RX核心406c包括偏移电路510，其耦合到节点501a、501b。偏移电路510基于两个输入(粗糙和精细)来调整和/或消除可能的偏移，例如关于图5C所讨论的。粗糙输入由偏移电路150使用以进行较大和/或较快的调整，而精细输入由偏移电路150使用以进行较小和/或较慢的调整。
在一些实施例中(并且与图5B的RX核心406f不同)，RX核心406c包括DFE(判决反馈均衡器)电路(也称为DFE)512。在一些实施例中，DFE 512包括粗糙输入和精细输入。在一些实施例中，DFE 512包括Dn输入和Dp输入，其中Dn和Dp是SR锁存器508的输出。因此，信号Dn和Dp从SR锁存器508反馈到DFE 512。
在一些实施例中，DFE 512消除锁存器506的输入中的符号间干扰(ISI)的影响。ISI是在其中一个符号干扰后续符号的信号失真的形式。这是不希望出现的现象，因为先前的符号具有与噪声相似的效果，因此使通信可靠性降低。
在一些实施例中，DFE 512从SR锁存器508接收输出Dp和Dn的反馈。当锁存器506要处理第N个位时，输出Dp和Dn可以指示第(N-1)个。因此，DFE 512从SR锁存器508接收关于过去数据的反馈，并设置它的DFE抽头(tap)，例如，使得为当前第N个数据位减小或消除由过去数据位引起的ISI的影响。DFE 512接收粗糙输入和精细输入，其确定由DFE 512执行的均衡强度。因此，输出Dp和Dn的反馈可以设置均衡的符号(例如，要执行正均衡还是负均衡)，粗糙输入和精细输入设置由DFE 512执行的均衡强度。例如，DFE 512将均衡信号(在图5B中未标记)发送到节点501a、501b，其中均衡信号调整在节点501a、501b处由INT 504输出的一对差分信号。
在一些实施例中，偏移消除电路510和DFE 512中的每一者的输出耦合到节点501a、501b。因此，锁存器电路506接收来自积分器电路504的输入、来自偏移消除电路510的输入以及来自判决反馈均衡器电路512的输入(例如，所有这些输入的组合)。
图6示出了根据一些实施例的具有自适应核心架构600(也称为架构600)的RX核心的示意图。架构600是图4的RX自适应核心418的示例实现方式，或是RX核心电路406和RX自适应核心418的组合的示例实现方式。
图6的前端架构600至少部分类似于图5C的RX核心406c。例如，类似于图5C的RX核心406c，架构600包括SAH电路602、INT 604、锁存器606和置位/复位锁存器电路608(也称为SR锁存器608)。在一些实施例中，单端输入信号Din和共模参考Vcm通过SAH 602被采样。INT604对SAH 602的输出进行积分，并在节点601a、601b处输出差分信号对。节点601a和601b位于锁存器606和INT 604之间。在一些实施例中，锁存器616和SR锁存器618也耦合到节点601a、601b。类似于图5C，在示例架构600中，偏移消除电路610和DFE 612耦合到节点601a、601b。
架构600的SAH电路602、INT 604和偏移消除电路610分别至少部分地类似于图5C的相应组件被配置和/或操作，因此，本文将不进一步详细讨论这些组件。
在图6中，有两对锁存器——锁存器606和616。在一些实施例中，图6的架构600是双数据速率架构，其中在架构600的时钟信号的上升沿和下降沿中存在数据Din。锁存器606，例如锁存并识别数据Din的偶数位；锁存器616，例如锁存并识别数据Din的奇数位(然而相反的情况也可以成立)。
因此，锁存器606输出Dpe、Dne，例如，识别偶数数据位的差分信号对；锁存器616输出Dpo、Dno，例如，识别奇数数据位的差分信号对。
DFE 612可以接收差分输出对Dpe、Dne和Dpo、Dno。例如，如果锁存器606要接收单端数据Din的第10个数据位(仅作为示例)，则输出Dpo、Dno可以是指示第9个数据位的差分信号对；输出Dpe、Dne可以是指示第8个数据位的差分信号对。DFE 612可以使用差分输出对Dpe、Dne和Dpo、Dno之一或两者，以对数据Din的当前第10个数据位执行均衡操作。
在一些实施例中，架构600还包括DFE 620、614。例如，DFE 620可以均衡锁存器606内的(或由锁存器606接收的)数据，并且DFE 614可以均衡锁存器616内的(或由锁存器616接收的)数据。
在一些实施例中，DFE 620、614可以至少部分地类似于DFE 612的操作(例如，至少部分类似于图5C的DFE 512的操作)进行操作。
在一些实施例中，DFE 620可以利用锁存器606正在检测偶数位的事实。例如，如果DFE 620进行的ISI校正仅基于最后位，则DFE 620可以接收即时的最后奇数位，并执行均衡。类似地，如果由DFE 614进行的ISI校正是仅基于最后位，则DFE 614可以接收即时的最后偶数位，并执行均衡。
然而，在一些其他实施例中，DFE 620、614中的每一者可以接收差分输出对Dpe、Dne和Dpo、Dno两者，并且基于数据Din的一个或多个过去奇数位和/或一个或多个过去偶数位执行均衡。
虽然图6示出了DFE 612、614、620基于接收SR锁存器608和/或618的输出来操作，但是在一些示例中，DFE 612、614、620可以基于接收锁存器606和/或616的输出来操作。
由于SR锁存器608和618的输出是分别基于锁存器606和616的输出，所以DFE 612、614、620基于锁存器606和/或616的输出进行操作(例如，不管DFE 612、614、620是否接收到锁存器606和/或616的输出，或者接收到SR锁存器608和/或618的输出)。
尽管本公开的各种实施例、示例和附图讨论了DFE，但是可以使用任何合适的均衡电路来代替DFE(或除了DFE之外使用任何合适的均衡电路)以用于消除或减小ISI。
图7A示出了根据一些实施例的包括多路复用器的采样RX架构700a(也称为架构700a)的示意图。架构700是图4的RX自适应核心418的示例实现方式，或是RX核心电路406和RX自适应核心418的组合的示例实现方式。
在一些实施例中，采样RX架构700a包括具有自适应核心的第一Rx核心电路702(也称为电路702)和具有自适应核心的第二Rx核心电路704(也称为电路704)，第一Rx核心电路702与第二Rx核心电路704交叉耦合。自适应核心电路702、704之间的耦合可以经由MUX(多路复用器)1720、MUX 2720、DFF 1722和DFF 2722进行。
经由MUX 1720和2720的交叉耦合实现采样RX架构700a(也称为架构700a)以至少三种操作模式中的任何一种进行操作。在一些实施例中，第一操作模式包括无DFE模式。在第一操作模式下，电路700a仅在偏移消除的情况下操作，并且电路700a的DEF是不可操作的(或者甚至可以不存在)。
在一些实施例中，第二操作模式包括非循环DFE模式。在第二种操作模式下，不使用并行MUX 2720，并且数据通过MUX 1720的零路径。
在一些实施例中，第三操作模式包括循环展开模式。在第三种操作模式下，使用MUX 1720和MUX 2720二者，并且数据通过两个并行路径。
在一些实施例中，这三种模式为不同的数据速率(例如，6.4、8.5、10Gbps的数据速率)和各种信道提供可重构性，例如，取决于使用架构700a的平台和产品。
在虚线框711a内示出了具有自适应核心的第一Rx核心电路702的一些元件，并且在虚线框711a内的元件至少部分类似于图6的架构600的相应组件。例如，具有自适应核心的第一Rx核心电路702包括(例如，在虚线框711a内)SAH 1702、INT 1704、锁存器电路1706和1716、SR电路1708和1718、偏移消除电路1710和DFE电路1712、1720、1714，其布置和/或功能已经关于图6被讨论。DFE电路1712、1720、1714的输入未在图7A中示出。然而，如关于图6所讨论的，DFE电路1712、1720、1714中的每一者均可以从SR锁存器1708、1718接收差分输出对Dpe、Dne和Dpo、Dno二者中的一者或多者(例如，全部)。
再次参考图7A，在一些实施例中，通过SAH 1702对单端输入信号Din和共模参考Vcm进行采样，使得在伪差分模式下使用强臂锁存器。在一些实施例中，在积分器1704的输出处增加了偏移消除单元1710和DFE抽头1712。在一些实施例中，DFE循环展开抽头1714和1720被加在每个锁存器1706和1716的输入处，与其自身的自偏移消除一起。
具有自适应核心的第二Rx核心电路704的一些元件被显示在虚线框711b内，并且虚线框711b内的元件至少部分类似于图6的架构600的相应组件。例如，具有自适应核心的第二Rx核心电路704包括SAH 2702、INT 2704、锁存器电路2706和2716、SR电路2708和2718、偏移消除电路2710和DFE电路2712、2720、2714，其布置和/或功能已经关于图6被讨论。DFE电路2712、2720、2714的输入未在图7A中示出。然而，如关于图6所讨论的，DFE电路2712、2720、2714中的每一者均可以从SR锁存器2708、2718接收差分输出对Dpe、Dne和Dpo、Dno二者中的一者或多者(例如，全部)。
再次参考图7A，在一些实施例中，在具有自适应核心的第二Rx核心电路704中，例如，通过SAH 2702对单端输入信号Din和共模参考Vcm进行采样，例如从而使得在伪差分模式下使用强臂锁存器。在一些实施例中，在INT 2704输出处增加了偏移消除2710和DFE抽头2712。在一些实施例中，DFE循环展开抽头2714和2720被加在每个锁存器2706和2716的输入处，与其自身的自偏移消除一起。
在一些实施例中，架构700a是循环展开架构。例如，在循环展开架构中，DFE 1712(例如，尽管原理也适用于架构700a的其他DFE)可能不能足够快地知道先前位是0还是1。例如，当数据Din的第10位要由锁存器1706处理时，SR 1718仍在输出或尚未输出关于第9位的判定。因此，当均衡第10位时，DFE 1712可能尚不知道第9位是逻辑0还是1。然而，知道第9位是逻辑0还是1对于消除第10位的ISI非常有用。
因此，为了解决关于先前位的值在解决当前位的ISI的模糊，使用了循环展开架构700a。在循环展开架构700a中，电路702可以假设即时先前位(例如，为了由DFE 1720、1712、1714消除ISI的目的)是0。另一方面，电路704可以假设即时先前位(例如，为了由DFE 2720、2712、2714消除ISI的目的)是1。因此，第一分支(例如，电路702)预测0，并且第二分支(例如，电路704)预测即时先前位1，例如，同时均衡当前位。因此，分支中的至少一个(例如，正确地预测先前位的分支)用于正确地估计当前位。当先前位被最终知道时，例如，如果先前位被电路702正确地预测，则保留电路702的估计并且丢弃电路704的估计。
因此，假设当前要估计第10位，而尚不知道第9位是0还是1。电路702将假设第9位为0，并且DFE 1712、1714和1720将基于假设第9位为0来执行均衡，例如以校正ISI，并且锁存器1708将输出指示第10位的Dpe、Dne。电路704将假设第9位为1，并且DFE 2712、2714和2720将基于第9位为1来执行均衡，例如以校正ISI，并且锁存器2708将输出指示第10位的Dpe、Dne。
现在假设，在一段时间之后(例如，在评估第11位的同时)，完成了第9位的判定，并且确定第9位实际上为0。那么，由电路702执行的ISI是正确的，因此，将使用来自电路702的SR锁存器1708的输出Dpe、Dpe，并且将丢弃来自电路704的SR锁存器2708的输出Dpe、Dpe。因此，循环展开架构700a有助于快速处理数据(例如，以千兆赫级别，其仅作为示例)，并且即使先前位估计的值尚不知道也有助于消除ISI。
图7B示出了根据一些实施例的采样RX架构700b的示意图。架构700b是图4的RX自适应核心418的示例实现方式，或是RX核心电路406和RX自适应核心418的组合的示例实现方式。
采样RX架构700b至少部分类似于采样RX架构700a。然而，与采样RX架构700a不同，采样RX架构700b包括附加的输出D型触发器：DFF 1724和DFF 2724。在一些实施例中，采样RX架构700b包括具有自适应核心的第一Rx核心电路702b和具有自适应核心的第二Rx核心电路704b(例如，类似于采样RX架构700b)，第一Rx核心电路702b与第二Rx核心电路704b例如经由MUX 1720、MUX 2720、DFF 1722、DFF 1724、DFF 2722和DFF 2724交叉耦合。DFF电路对MUX电路的输出进行采样，其生成恢复的接收数据。触发器(例如，D型触发器)1724、2724可以输出估计的数据位。
图8示出了根据一些实施例的偏移消除电路800(也称为电路800)。
具体地，在示例中，电路800的虚线框802内的组件用于实现偏移电路。在一些实施例中，电路800的虚线框802内的组件用于实现以下任一项：图5C的偏移电路510、图6的偏移电路610或图7A、7B中的任一者的偏移电路1710。
在一些实施例中，电路800包括第一级P型晶体管对P2和P3。晶体管P2和P3串联耦合到P型晶体管P1，P型晶体管P1耦合到电源电压Vcc。因此，晶体管P2、P3能够被晶体管P1关断。
在一些实施例中，晶体管P2和P3的栅极端子被分别耦合到输出数据Dp和Dn。P1的输入栅极端子耦合到时钟信号Clk。
在一些实施例中，电路800还包括第二级P型晶体管对P8和P9。晶体管对P8和P9耦合到P型晶体管P6，P型晶体管P6串联耦合到P型晶体管P4。晶体管P4耦合在晶体管P6和电源电压Vcc之间。
在一些实施例中，晶体管P8和P9分别经由公共节点Y1和Y2分别耦合到晶体管P10和P11。在一些实施例中，第一级晶体管对P2和P3经由公共节点Y3和Y4耦合到晶体管对P10和P11。在一些实施例中，晶体管对P10和P11还经由公共节点Y3和Y4耦合到N型晶体管N1和N2。
在一些实施例中，电路800还包括第三级P型晶体管对P12和P14。晶体管对P12和P14耦合到P型晶体管P7，P型晶体管P7串联耦合到P型晶体管P5。晶体管P5耦合到电源电压Vcc。在一些实施例中，晶体管对P12和P14经由公共节点Y1和Y2耦合到晶体管对P8和P9。
在一些实施例中，晶体管P8和P9以及晶体管P12和P14的栅极端子耦合到输入Sgn和Sgnbar。输入Sgn和Sgnbar控制正负偏移和DFE系数。例如，Sgn＝1且Sgnbar＝0导致正系数，而Sgn＝0且Sgnbar＝1导致负系数。晶体管P10和P11的栅极端子耦合到共模参考Vcm。晶体管N1、N2、P1、P4和P5中的每个的栅极端子耦合到时钟信号Clk。在一些实施例中，晶体管P6的栅极端子耦合到粗糙代码bc<15:0>，并且晶体管P7的栅极端子耦合到精细代码bf<l5:0>。在一些实施例中，晶体管P6和P7用作温度计。
由于晶体管N1、N2、P1、P4和P5的栅极端子耦合到时钟信号Clk，因此如果不存在时钟信号Clk，则电路800中的晶体管没有一个将进行操作，因此电路800将消耗非常低的功率，例如基本上为零的功率(例如，将不消耗任何功率)。与常规接收器电路相比，这可以显著节省功率；在常规接收器电路中，即使不存在时钟信号，偏置电路的存在也会导致更高的功耗。
图9示出了根据一些实施例的前端SAH和偏移消除的电路900。在示例中，电路900的各部分可以用于实现关于例如图5B、5C、6、7A或7B讨论的任何电路。
在一些实施例中，电路900包括部分902，部分902可以包括SAH电路(例如，开关和电容器)，例如，关于图5B、5C、6、7A或7B讨论的任何SAH电路。部分902还包括积分器电路，该积分器电路包括晶体管对PS1和PS2。积分器电路是关于图5B、5C、6、7A或7B讨论的INT。如图所示，晶体管对PS1和PS2接收数据Din和共模电压Vcm的采样版本，并且在节点911a、911b处输出另一个信号对，其中在节点911a、911b处该另一个信号对指示数据Din。
电路900包括部分904、906、908和910。部分904表示偏移消除电路，类似于图8的电路800的部分802。偏移消除电路部分904可以对应于这里讨论的任何偏移消除电路，例如关于图5A-5C、6、7A和/或7B讨论的偏移消除电路。
在一些实施例中，部分906表示DFE消除电路，例如，类似于图6中的DFE电路612或图7A、7B中的DFE电路1712和2712。
在一些实施例中，部分908和910表示DFE电路。例如，表示DFE电路的部分908可以类似于图6的DFE电路614或图7A、7B的DFE电路1714或2714。例如，表示DFE电路的部分908可以类似于图6中的DFE电路620或图7A、7B的DFE电路1720或2720。
还示出了锁存器951(例如，强臂锁存器)和SR锁存器952。锁存器951和SR锁存器952可以对应于图5A、5B、6、7A和/或7B的任何一者的锁存器和SR锁存器中的任何一者。
再次参考图5A-5C，注意到组件SAH 502、INT 504、偏移电路510、DFE电路512等都接收时钟信号Clk。在图6、7A、7B中，SAH、INT、偏移电路、DFE电路等中的一个或多个(例如，每个)也接收时钟信号(尽管为了说明清楚起见，这些组件的时钟未在图7A-7B中示出)。例如，如果时钟信号被门控并且被关闭，则图5B、5C、6、7A、7B的这些组件(或至少一些组件)可以不进行操作。时钟信号也在图8和9中示出，被示为Clk。因此，可以通过门控时钟信号容易地关闭这些组件，例如从而节省功率。
常规的DDRx(其中“x”是数字)匹配接收器(RX)架构是依赖偏置电流的模拟密集型，这对于功率管理是很困难的。然而，本文讨论的接收器架构能够通过门控时钟来关闭(例如，当时钟关闭时仅泄漏功率)，从而与常规接收器架构相比节省了功率。
图10示出了根据一些实施例的包括存储器控制器接收器的智能设备或计算机系统或SoC(片上系统)。图10示出了系统1000，在其中，移动计算平台1005和/或数据服务器机器1006采用包括例如根据本文中其他地方所述的一些实施例的至少一个存储器控制器接收器的电路。服务器机器1006可以是任何商用服务器，例如包括布置在机架内并联网在一起以进行电子数据处理的任何数量的高性能计算平台，在示例性实施例中其包括电路1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一者的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任何一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学式触摸屏)、芯片级或封装级集成系统1010、以及电池1015。
无论是设置在扩展视图1020所示的集成系统1010内，还是作为服务器机器1006内的独立的分立或封装的多芯片模块，该电路包括例如根据本文其他地方描述的一些实施例的至少一个存储器控制器接收器。电路1050可以进一步与功率管理集成电路(PMIC)一起附连到板、基板或插入器1060。在功能上，PMIC 1030可以执行电池功率调节、DC-DC转换等，并且因此PMIC 1030的输入耦合到电池1015，而其输出则向其他功能模块提供电流。
在一些实施例中，电路1050包括RF(无线)集成电路(RFIC)，其进一步包括宽带RF(无线)发送器和/或接收器(TX/RX，其包括数字基带以及模拟前端模块，该模拟前端模块包括发送路径上的功率放大器和接收路径上的低噪声放大器)。RFIC包括至少一个存储器控制器接收器器件，例如在本文中其他地方描述的存储器控制器接收器电路中。RFIC的输出耦合到天线(未示出)以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生以及被指定为3G、4G、5G、甚至更高代的任何其他无线协议。
尽管已经参考各种实施方式描述了本文阐述的某些特征，但是该描述不旨在以限制性的意义来解释。因此，对于本公开所属领域的技术人员显而易见的是，本文描述的实施方式的各种修改以及其他实施方式被认为落入本公开的精神和范围内。
将认识到，本公开不限于所描述的实施例，而是可以在不脱离所附权利要求的范围的情况下进行修改和变更来实践。例如，以上实施例可以包括如在以下示例中进一步提供的特征的特定组合。
图11示出了根据本公开的一些实施例的采用存储器控制器接收器的智能设备或计算机系统或SoC(片上系统)。要指出的是，图11的具有与任何其他附图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但不限于此。
图11示出了根据本公开的一些实施例的采用双功率接收器的智能设备或计算机系统或SoC(片上系统)。图11示出了根据一些实施例的其中可以使用存储器控制器接收器的计算设备的实施例的框图。在一些实施例中，计算设备1600代表移动计算设备，诸如计算机平板、移动电话或智能电话、支持无线的电子阅读器或其他无线移动设备。将理解，总体上示出了某些组件，但在计算设备1600中未示出此设备的所有组件。
在一些实施例中，计算设备1600包括具有根据所讨论的一些实施例的存储器控制器接收器的第一处理器1610。根据一些实施例，计算设备1600的其他块还可以包括设备200、存储器控制器接收器。本公开的各个实施例还可以在连接1670中包括诸如无线接口的网络接口，以便系统实施例可以被合并到无线设备中，例如蜂窝电话或个人数字助理。
在一些实施例中，处理器1610可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器1610执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O(输入/输出)有关的操作、与功率管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一些实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。针对此类功能的设备可以被集成到计算设备1600中，或连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收和处理的音频命令来与计算设备1600交互。
在一些实施例中，计算设备1600包括显示子系统1630。显示子系统1630表示为用户提供视觉和/或触觉显示以与计算设备1600交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统1630包括显示接口1632，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口1632包括与处理器1610分离的逻辑，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。
在一些实施例中，计算设备1600包括I/O控制器1640。I/O控制器1640表示与用户交互有关的硬件设备和软件组件。I/O控制器1640可操作来管理作为音频子系统1620和/或显示子系统1630的一部分的硬件。另外，I/O控制器1640示出了用于将附加设备连接到计算设备1600的连接点，用户可以通过该连接点与系统交互。例如，可以附连到计算设备1600的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或其他I/O设备，用于与诸如读卡器或其他设备的特定应用一起使用。
如上所述的，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过麦克风或其他音频设备的输入可以为计算设备1600的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出，以代替显示输出或在显示输出之外提供音频输出。在另一示例中，如果显示子系统1630包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器1640管理。在计算设备1600上还可以存在其他按钮或开关，以提供由I/O控制器1640管理的I/O功能。
在一些实施例中，I/O控制器1640管理诸如加速度计、相机、光传感器或其他环境传感器的设备，或者可以被包括在计算设备1600中的其他硬件。输入可以是直接用户交互的一部分，也可以向系统提供环境输入以影响其操作(诸如，过滤噪声、调整显示器以进行亮度检测、为相机应用闪光灯或其他功能)。
在一些实施例中，计算设备1600包括管理电池电力使用、电池的充电以及与省电操作有关的特征的电力管理1650。存储器子系统1660包括用于在计算设备1600中存储信息的存储器设备。存储器可以包括非易失性(如果存储器设备的电力被中断，状态不会更改)和/或易失性(如果存储器设备的电力被中断，状态是不确定的)存储器设备。存储器子系统1660可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备1600的应用和功能的执行有关的系统数据(无论是长期的还是临时的)。
实施例的元件还被提供作为用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他过程的指令)的机器可读介质(例如，存储器1660)。机器可读介质(例如，存储器1660)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或其他类型的适合存储电子或计算机可执行指令的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)，通过数据信号从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。
在一些实施例中，计算设备1600包括连接1670。连接1670包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)，以使能计算设备1600与外部设备通信。计算设备1600可以是单独的设备，诸如其他计算设备、无线接入点或基站，以及外围设备，诸如耳机、打印机或其他设备。
连接1670可以包括多种不同类型的连接。概括地说，计算设备1600被示为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变体或派生、CDMA(码分多址)或变体或派生、TDM(时分复用)或变体或派生、或其他蜂窝服务标准提供。无线连接(或无线接口)1674是指非蜂窝式的无线连接，并且可以包括个人局域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)和/或广域网(诸如WiMax)或其他无线通信。
在一些实施例中，计算设备1600包括外围连接1680。外围连接1680包括硬件接口和连接器，以及进行外围连接的软件组件(例如，驱动器、协议栈)。将理解的是，计算设备1600既可以是其他计算设备(“到”1682)的外围设备，也可以具有(“从”1684)与其连接的外围设备。计算设备1600通常具有“对接”连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上传、改变、同步)计算设备1600上的内容的目的。另外，对接连接器可以允许计算设备1600连接到某些外围设备，这些外围设备允许计算设备1600控制内容输出到例如视听系统或其他系统。
除了专有对接连接器或其他专有连接硬件之外，计算设备1600还可以经由常见的或基于标准的连接器进行外围连接1680。常见的类型可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任何一个)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其他类型。
说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的参考是指结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定是所有实施例。“实施例”、“一个实施例”或“一些实施例”的各种表象不一定都指相同的实施例。如果说明书陈述组件、特征、结构或特性“可以”、“可”或“可能”被包括，则不需要包括该特定组件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元素，则并不意味着仅存在一个元素。如果说明书或权利要求书提及“其他”元素，则不排除存在一个以上其他元素。
此外，特定特征、结构、功能或特性可以以任何合适的方式被组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，其中与该两个实施例相关联的特定特征、结构、功能或特性不互斥。
尽管已经结合本公开的具体实施例描述了本公开，但是根据前述描述，此种实施例的许多替代、修改和变化对于本领域普通技术人员将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有此种替代、修改和变化。
另外，为了图示和讨论的简洁，并且为了不模糊本公开，在所呈现的附图中可以示出或可以不示出到集成电路(IC)芯片和其他组件的众所周知的电力/接地连接。此外，可以以框图形式示出布置，以避免模糊本公开，并且还考虑到以下事实：关于此框图布置的实现的细节高度依赖于要在其内实现本公开的平台(即，这些细节应该完全在本领域技术人员的能力范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下或以这些具体细节的变体来实践本公开。因此，该描述应被认为是说明性的而不是限制性的。
以下示例涉及进一步的实施例。示例中的细节可以在一个或多个实施例中的任何地方使用。本文所述的装置的所有可选特征也可以相对于方法或过程来实现。
示例1.在一个示例中，提供了一种装置，包括：第一电路，所述第一电路用于采样第一输入信号以生成第一采样信号，并且采样第二输入信号以生成第二采样信号，其中所述第一输入信号包括数据；第二电路，所述第二电路用于接收所述第一采样信号和所述第二采样信号，并生成第一对差分信号；偏移消除电路，所述偏移消除电路用于消除或减小所述第一对差分信号中的偏移；以及锁存器，所述锁存器用于接收被消除或减小偏移之后的所述第一对差分信号，并输出第二对差分信号，其中所述第二对差分信号指示所述数据。
示例2.根据示例1的装置，其中，所述锁存器是第一锁存器，并且其中所述装置包括：第二锁存器，所述第二锁存器用于接收所述第二对差分信号，并生成指示所述数据的第三对差分信号。
示例3.根据示例1-2的装置，还包括：
判决反馈均衡器(DFE)电路，所述判决反馈均衡器(DFE)电路用于接收来自所述第一锁存器的所述第二对差分信号或来自所述第二锁存器的所述第三对差分信号中的一个，并基于所述第二对差分信号或所述第三对差分信号来调整所述第一对差分信号。
示例4.根据示例1-3的装置，其中，所述DFE电路用于补偿所述第一对差分信号中的符号间干扰(ISI)。
示例5.根据示例1-4的装置，其中，所述DFE电路用于基于由所述第二对差分信号或第三对差分信号指示的先前位的值，来补偿所述第一对差分信号的当前位中的符号间干扰(ISI)。
示例6.根据示例1-5的装置，还包括：第一节点和第二节点，所述第一节点和所述第二节点用于接收来自所述第二电路的所述第一对差分信号、来自所述偏移消除电路的偏移调整信号、以及来自所述DFE电路的均衡信号。
示例7.根据示例1-6的装置，其中：所述第二电路、所述偏移消除电路和所述DFE电路中的一个或多个用于接收时钟信号；并且所述时钟信号的关闭状态或时钟门控状态用于使得所述第二电路、所述偏移消除电路和所述DFE电路中的所述一个或多个进入低功率状态或关闭状态。
示例8.根据示例1-7的装置，还包括：第三锁存器，所述第三锁存器用于接收被消除或减小偏移之后的所述第一对差分信号，并输出第三对差分信号，其中所述第二对差分信号或所述第三对差分信号中的一个指示所述数据中的偶数位，以及其中所述第二对差分信号或所述第三对差分信号中的另一个指示所述数据中的奇数位。
示例9.根据示例1-8的装置，其中，所述DFE电路是第一DFE电路，并且其中所述装置还包括：第二DFE电路，所述第二DFE电路用于基于所述第二对差分信号或所述第三对差分信号中的一个或多个来调整所述第一锁存器的操作；以及第三DFE电路，所述第三DFE电路用于基于所述第二对差分信号或所述第三对差分信号中的一个或多个来调整所述第三锁存器的操作。
示例10.根据示例1-9的装置，其中，所述DFE电路是第一DFE电路，并且其中所述装置还包括：第二DFE电路，其中所述装置用于以循环展开操作模式操作，其中在所述循环展开操作模式下并且为了补偿当前数据位中的符号间干扰(ISI)，所述第一DFE用于基于对先前数据位的第一值的预测进行操作，其中在所述循环展开操作模式下并且为了补偿所述当前数据位中的所述ISI，所述第二DFE用于基于对所述先前数据位的第二值的预测进行操作，并且其中所述先前数据位是在所述当前数据位之前被接收。
示例11.根据示例1-10的装置，其中，所述锁存器包括强臂锁存器。
示例12.根据示例1-11的装置，其中，所述第二输入信号包括共模电压信号。
示例13.根据示例1-12的装置，其中：所述偏移消除电路用于在校准阶段校准偏移信号；并且所述偏移消除电路用于应用所校准的偏移信号以消除或减小所述第一对差分信号中的所述偏移。
示例14.在一个示例中，提供了一种系统，包括：存储器，所述存储器用于存储指令；处理器，所述处理器用于执行所述指令；无线接口，所述无线接口用于促进所述处理器与另一系统通信；以及存储器控制器，所述存储器控制器用于在所述存储器和所述处理器之间发送数据，其中所述存储器控制器包括接收器电路，所述接收器电路包括：采样保持电路，所述采样保持电路用于采样单端数据输入和共模电压信号，积分器电路，所述积分器电路用于从所述采样保持电路接收第一输出和第二输出，并生成第一对差分信号，锁存器，所述锁存器用于接收所述第一对差分信号，并输出第二对差分信号，以及判决反馈均衡器(DFE)电路，所述判决反馈均衡器(DFE)电路用于接收第三对差分信号，并基于所述第三对差分信号补偿所述第一对差分信号，其中所述第三对差分信号是基于所述第二对差分信号。
示例15.根据示例14的系统，其中，所述锁存器是第一锁存器，并且其中所述接收器电路还包括：第二锁存器，所述第二锁存器用于接收所述第二对差分信号，并生成所述第三对差分信号。
示例16.根据示例14-15的系统，其中：所述第一锁存器包括强臂锁存器；并且所述第二锁存器包括置位/复位锁存器。
示例17.在一个示例中，提供了一种接收器电路，包括：第一节点和第二节点，所述第一节点和所述第二节点用于接收指示由所述接收器电路接收的数据的第一对差分信号；偏移消除电路，所述偏移消除电路用于消除或减小所述第一对差分信号中的偏移；均衡电路，所述均衡电路用于基于由所述接收器电路输出的第二对差分信号来补偿所述第一对差分信号；以及锁存器，所述锁存器用于接收被消除或减小偏移和进行补偿之后的所述第一对差分信号，并生成第三对差分信号，其中由所述接收器电路输出的所述第二对差分信号是基于由所述锁存器输出的所述第三对差分信号。
示例18.根据示例17的接收器电路，其中，所述锁存器是第一锁存器，并且其中所述接收器电路还包括：第二锁存器，所述第二锁存器用于接收所述第三对差分信号，并输出所述第二对差分信号。
示例19.根据示例17-18的接收器电路，其中，所述均衡电路用于基于由所述第二对差分信号指示的先前位的值，来补偿所述第一对差分信号的当前位中的符号间干扰(ISI)。
示例20.根据示例17-19的接收器电路，其中，所述接收器电路用于从与存储器进行接口连接的存储器接口接收所述数据。
然而，上述实施例在这方面不受限制，并且在各种实施方式中，上述实施例可以包括仅采用此种特征的子集，采用此种特征的不同顺序，采用此种特征的不同组合和/或采用除了明确列出的这些特征之外的其他特征。因此，本发明的范围应参考所附权利要求书以及此权利要求书所赋予的等同的全部范围来确定。

Claims (25)

1.一种装置，包括：
第一电路，所述第一电路用于采样第一输入信号以生成第一采样信号，并且采样第二输入信号以生成第二采样信号，其中，所述第一输入信号包括数据；
第二电路，所述第二电路用于接收所述第一采样信号和所述第二采样信号，并且生成第一对差分信号；
偏移消除电路，所述偏移消除电路用于消除或减小所述第一对差分信号中的偏移；以及
锁存器，所述锁存器用于接收在消除或减小所述偏移之后的第一对差分信号，并且输出第二对差分信号，其中，所述第二对差分信号指示所述数据。
2.根据权利要求1所述的装置，其中，所述锁存器是第一锁存器，并且其中，所述装置包括：
第二锁存器，所述第二锁存器用于接收所述第二对差分信号，并且生成指示所述数据的第三对差分信号。
3.根据权利要求2所述的装置，还包括：
判决反馈均衡器(DFE)电路，所述DFE电路用于接收来自所述第一锁存器的所述第二对差分信号或来自所述第二锁存器的所述第三对差分信号中的一者，并且基于所述第二对差分信号或所述第三对差分信号来调整所述第一对差分信号。
4.根据权利要求3所述的装置，其中，所述DFE电路用于补偿所述第一对差分信号中的符号间干扰(ISI)。
5.根据权利要求3所述的装置，其中，所述DFE电路用于基于由所述第二对差分信号或第三对差分信号指示的先前位的值，来补偿所述第一对差分信号的当前位中的符号间干扰(ISI)。
6.根据权利要求3所述的装置，还包括：
第一节点和第二节点，所述第一节点和所述第二节点用于接收来自所述第二电路的所述第一对差分信号、来自所述偏移消除电路的偏移调整信号、以及来自所述DFE电路的均衡信号。
7.根据权利要求3所述的装置，其中：
所述第二电路、所述偏移消除电路和所述DFE电路中的一个或多个用于接收时钟信号；并且
所述时钟信号的关闭状态或时钟门控状态用于使得所述第二电路、所述偏移消除电路和所述DFE电路中的所述一个或多个进入低功率状态或关闭状态。
8.根据权利要求3所述的装置，还包括：
第三锁存器，所述第三锁存器用于接收在消除或减小偏移之后的第一对差分信号，并且输出第三对差分信号，
其中，所述第二对差分信号或所述第三对差分信号中的一个指示所述数据中的偶数位，以及
其中，所述第二对差分信号或所述第三对差分信号中的另一个指示所述数据中的奇数位。
9.根据权利要求8所述的装置，其中，所述DFE电路是第一DFE电路，并且其中，所述装置还包括：
第二DFE电路，所述第二DFE电路用于基于所述第二对差分信号或所述第三对差分信号中的一个或多个来调整所述第一锁存器的操作；以及
第三DFE电路，所述第三DFE电路用于基于所述第二对差分信号或所述第三对差分信号中的一个或多个来调整所述第三锁存器的操作。
10.根据权利要求3所述的装置，其中，所述DFE电路是第一DFE电路，并且其中，所述装置还包括：
第二DFE电路，
其中，所述装置用于以循环展开操作模式进行操作，
其中，在所述循环展开操作模式下并且为了补偿当前数据位中的符号间干扰(ISI)，所述第一DFE用于基于对先前数据位的第一值的预测进行操作，
其中，在所述循环展开操作模式下并且为了补偿所述当前数据位中的所述ISI，所述第二DFE用于基于对所述先前数据位的第二值的预测进行操作，并且
其中，所述先前数据位是在所述当前数据位之前被接收的。
11.根据权利要求1所述的装置，其中，所述锁存器包括强臂锁存器。
12.根据权利要求1所述的装置，其中，所述第二输入信号包括共模电压信号。
13.根据权利要求1至12中任一项所述的装置，其中：
所述偏移消除电路用于在校准阶段校准偏移信号；并且
所述偏移消除电路用于应用经校准的偏移信号以消除或减小所述第一对差分信号中的偏移。
14.一种系统，包括：
存储器，所述存储器用于存储指令；
处理器，所述处理器用于执行所述指令；
无线接口，所述无线接口用于促进所述处理器与另一系统通信；以及
存储器控制器，所述存储器控制器用于在所述存储器和所述处理器之间发送数据，其中，所述存储器控制器包括接收器电路，所述接收器电路包括：
采样保持电路，所述采样保持电路用于采样单端数据输入和共模电压信号，
积分器电路，所述积分器电路用于从所述采样保持电路接收第一输出和第二输出，并且生成第一对差分信号，
锁存器，所述锁存器用于接收所述第一对差分信号，并且输出第二对差分信号，以及
判决反馈均衡器(DFE)电路，所述判决反馈均衡器(DFE)电路用于接收第三对差分信号，并且基于所述第三对差分信号补偿所述第一对差分信号，
其中，所述第三对差分信号是基于所述第二对差分信号的。
15.根据权利要求14所述的系统，其中，所述锁存器是第一锁存器，并且其中，所述接收器电路还包括：
第二锁存器，所述第二锁存器用于接收所述第二对差分信号，并且生成所述第三对差分信号。
16.根据权利要求15所述的系统，其中：
所述第一锁存器包括强臂锁存器；并且
所述第二锁存器包括置位/复位锁存器。
17.一种接收器电路，包括：
第一节点和第二节点，所述第一节点和所述第二节点用于接收指示由所述接收器电路接收的数据的第一对差分信号；
偏移消除电路，所述偏移消除电路用于消除或减小所述第一对差分信号中的偏移；
均衡电路，所述均衡电路用于基于由所述接收器电路输出的第二对差分信号来补偿所述第一对差分信号；以及
锁存器，所述锁存器用于接收在消除或减小所述偏移和进行补偿之后的第一对差分信号，并且生成第三对差分信号，
其中，由所述接收器电路输出的所述第二对差分信号是基于由所述锁存器输出的所述第三对差分信号的。
18.根据权利要求17所述的接收器电路，其中，所述锁存器是第一锁存器，并且其中，所述接收器电路还包括：
第二锁存器，所述第二锁存器用于接收所述第三对差分信号，并且输出所述第二对差分信号。
19.根据权利要求17所述的接收器电路，其中，所述均衡电路用于基于由所述第二对差分信号指示的先前位的值，来补偿所述第一对差分信号的当前位中的符号间干扰(ISI)。
20.根据权利要求17至19中任一项所述的接收器电路，其中，所述接收器电路用于从与存储器进行接口连接的存储器接口接收所述数据。
21.一种系统，包括：
存储器，所述存储器用于存储指令；
处理器，所述处理器用于执行所述指令；
无线接口，所述无线接口用于促进所述处理器与另一系统通信；以及
存储器控制器，所述存储器控制器用于在所述存储器和所述处理器之间发送数据，其中，所述存储器控制器包括根据权利要求17至20中任一项所述的接收器电路。
22.一种方法，包括：
采样第一输入信号以生成第一采样信号；
采样第二输入信号以生成第二采样信号，其中，所述第一输入信号包括数据；
接收所述第一采样信号和所述第二采样信号；
生成第一对差分信号；
消除或减小所述第一对差分信号中的偏移；以及
接收在消除或减小偏移之后的第一对差分信号；以及
输出第二对差分信号，其中，所述第二对差分信号指示所述数据。
23.根据权利要求22所述的方法，包括：
接收所述第二对差分信号；以及
生成指示所述数据的第三对差分信号。
24.根据权利要求23所述的方法，还包括补偿所述第一对差分信号中的符号间干扰(ISI)。
25.一种装置，包括用于执行根据权利要求22至24所述的方法的装置。
CN201980042947.XA 2018-09-29 2019-06-29 双功率i/o接收器 Pending CN112753071A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/147,635 US10672438B2 (en) 2018-09-29 2018-09-29 Dynamic reconfigurable dual power I/O receiver
US16/147,635 2018-09-29
PCT/US2019/040023 WO2020068240A1 (en) 2018-09-29 2019-06-29 Dual power i/o receiver

Publications (1)

Publication Number Publication Date
CN112753071A true CN112753071A (zh) 2021-05-04

Family

ID=69945941

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980042947.XA Pending CN112753071A (zh) 2018-09-29 2019-06-29 双功率i/o接收器

Country Status (5)

Country Link
US (1) US10672438B2 (zh)
KR (1) KR20210053813A (zh)
CN (1) CN112753071A (zh)
DE (1) DE112019002779T5 (zh)
WO (1) WO2020068240A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12170129B2 (en) 2022-06-23 2024-12-17 Changxin Memory Technologies, Inc. Data receiving circuit, data receiving system and storage device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11349445B2 (en) * 2020-09-10 2022-05-31 Qualcomm Incorporated Compensation of common mode voltage drop of sensing amplifier output due to decision feedback equalizer (DFE) taps
CN112581971B (zh) * 2020-12-11 2024-05-03 杭州海康威视数字技术股份有限公司 一种音频信号处理方法及装置
US11888478B2 (en) * 2021-10-29 2024-01-30 Texas Instruments Incorporated Methods and apparatus to perform CML-to-CMOS deserialization

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030099307A1 (en) 2001-11-13 2003-05-29 Narad Networks, Inc. Differential slicer circuit for data communication
US7391824B2 (en) * 2003-05-22 2008-06-24 Intel Corporation High-speed serial link receiver with centrally controlled offset cancellation and method
US7279975B2 (en) * 2005-12-22 2007-10-09 Zuoguo Wu Differential circuit with offset control
US7538705B2 (en) 2006-07-25 2009-05-26 Microchip Technology Incorporated Offset cancellation and reduced source induced 1/f noise of voltage reference by using bit stream from over-sampling analog-to-digital converter
US9219625B2 (en) 2014-04-23 2015-12-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Decision feedback equalization slicer with enhanced latch sensitivity
US9621145B2 (en) 2015-05-12 2017-04-11 Texas Instruments Incorporated Sense amplifier latch with offset correction
US9571115B1 (en) * 2015-11-13 2017-02-14 International Business Machines Corporation Analog to digital converter with high precision offset calibrated integrating comparators
US9786353B2 (en) * 2016-02-18 2017-10-10 Intel Corporation Reconfigurable clocking architecture
KR102549745B1 (ko) * 2016-09-21 2023-06-30 한국전자통신연구원 전압 비교기, 이의 전압 비교 방법, 그리고 이의 리셋 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12170129B2 (en) 2022-06-23 2024-12-17 Changxin Memory Technologies, Inc. Data receiving circuit, data receiving system and storage device

Also Published As

Publication number Publication date
WO2020068240A1 (en) 2020-04-02
KR20210053813A (ko) 2021-05-12
US10672438B2 (en) 2020-06-02
DE112019002779T5 (de) 2021-03-04
US20200105319A1 (en) 2020-04-02

Similar Documents

Publication Publication Date Title
US10686582B1 (en) Clock phase compensation apparatus and method
US11183226B2 (en) Data and clock synchronization and variation compensation apparatus and method
Wong et al. A 27-mW 3.6-gb/s I/O transceiver
CN112753071A (zh) 双功率i/o接收器
JP5937229B2 (ja) 低電力高速デジタル受信器
US9596108B2 (en) Method and apparatus for baud-rate timing recovery
US9401721B1 (en) Reference voltage generation and tuning
US10396834B2 (en) Apparatus and method for adaptive common mode noise decomposition and tuning
US10134463B2 (en) Reconfigurable clocking architecture
EP3520219B1 (en) High speed driver with adaptive termination impedance
US10923164B2 (en) Dual power I/O transmitter
US20050285621A1 (en) Adaptive termination for optimum signal detection
US7173460B2 (en) Sampling phase detector for delay-locked loop
US7663442B2 (en) Data receiver including a transconductance amplifier
Mandal et al. A 2.68 mW/Gbps, 1.62-8.1 Gb/s Receiver for Embedded DisplayPort Version1. 4b to Support 14dB Channel Loss
US10361705B2 (en) Strobe centering apparatus and method
US10425123B2 (en) Parts-per-million detection apparatus and method

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination