JP2015104126A - インデックス化入出力符号通信 - Google Patents

Abstract

【課題】インデックス化入出力符号通信を提供する。
【解決手段】開示される技術の一実装は、第１のインデックス化入力および第２のインデックス化入力のうちの１つを介して受信される信号の遷移を検出することを伴う。遷移は、符号値を有する第１の符号を定義する。本実装はさらに、遷移の検出に応答して、第１の符号を出力することを伴う。第１の符号の符号値は、遷移が検出されるインデックス化入力のインデックスによって指定される。
【選択図】図１

Description

本明細書に記載され請求される実装は、符号データの受信および復号にクロック信号または位相ロックループ（ＰＬＬ）を使用しない信号伝達プロトコルの使用を促進することによって、種々の問題に取り組む。一実装に従って、方法は、第１のインデックス化入力および第２のインデックス化入力のうちの１つを介して、受信される信号における遷移を検出し、この遷移は、符号値を有する第１の符号を定義する。第１の符号は、次いで、遷移の検出操作に応答して出力される。第１の符号の符号値は、遷移が検出されるインデックス化入力のインデックスによって指定される。

別の実装に従って、信号遷移検出回路は、第１のインデックス化入力および第２のインデックス化入力のうちの１つを介して、受信される信号における遷移を検出するように構成される。遷移は、符号値を有する第１の符号を定義する。符号生成回路は、信号遷移検出器に連結され、遷移の検出に応答して、第１の符号を出力するように構成される。第１の符号の符号値は、遷移が検出されるインデックス化入力のインデックスによって指定される。

別の実装に従って、方法は、第１のインデックス化出力または第２のインデックス化出力のうちの１つを介して、信号における遷移を出力する。遷移は、それを介して遷移が出力されるインデックス化出力のインデックスによって指定される符号値を有する第１の符号を定義する。

他の実装もまた、本明細書に説明および列挙される。

図１は、伝送器回路から受信器回路に符号データを伝達するための例示的なシステムを図示する。 図２は、「１」および「０」といった符号列を、伝送器回路と受信器回路との間で信号伝達するために使用することができる例示的な波形を図示する。 図３は、受信器回路に電気的に連結される例示的な伝送器回路を図示する。 図４は、１つの実装による例示的な受信器回路を図示する。 図５は、１つの実装による受信器におけるクロック回復信号の例である。 図６は、１つの実装による伝送器回路によって実行される方法の例示的な動作を図示する。 図７は、１つの実装による受信器回路によって実行される方法の例示的な動作を図示する。

通信システムは、しばしば、信号伝達プロトコルを介して信号を送信および受信する。データを伝送および受信するために、クロック信号は、伝送器と受信器との間でデータを同期させるための信号伝達プロトコルの一部として使用されることが多い。クロック信号は、新しいデータビットが、データ入力線からの読み取りに利用可能であることを受信器に信号伝達する。しかしながら、クロック信号は、典型的に、利用可能なピンが次第に不足する環境で入力ピンおよび貴重なリソースを消費する。さらに、クロック信号が１つの状態から別の状態（例えば、低い状態から高い状態、または高い状態から低い状態）に遷移する度に、微量の無線周波妨害が発生する。この無線周波妨害は、受信器回路でのデータの受信等、回路の動作を妨害し得る。

クロック信号を信号伝達プロトコルの一部として用いてデータを受信する場合、クロック信号はまた、データが伝送器から受信器に伝達され得る速度に影響を及ぼす。例えば、方形波として動作する周期的クロック信号の場合、データバス上の新しいデータビットは、クロック信号のすべての立ち上がりエッジで、受信器にクロックされる。クロック信号は、次いで、低く遷移した後、再び高く遷移することになる。クロック信号が低く遷移する点とクロック信号が続いて高く遷移する点との間の期間は、信号伝達プロトコルにおいて未使用期間とみなされ得る。この未使用期間が、メッセージ処理を遅延させる。さらに、クロック信号自体によって伝達される情報はない。クロック信号は、クロック信号自体を介していずれのデータも供給することなく、単にデータの転送を同期させるだけである。

本開示の技術は、受信器回路へのクロック信号の伝送を用いない、信号伝達プロトコルを利用する。さらに、位相ロックループ（複雑性およびシステム費用を増大させる）を、受信器回路に用いる必要がない。クロック信号を省くことにより、いくつかのダブルデータレート（ＤＤＲ）システムを用いてさえも不可能な効率性を提供することができる。ＤＤＲシステムは、クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方を用いてデータを同期させる。

例えば、本開示の技術の一実装は、２つのデータ線を提供するが、他の実装では２つを上回るデータ線が用いられてもよい。第１のデータ線は、符号「１」と関連付けられるかまたはインデックス化され、一方で第２のデータ線は、符号「０」と関連付けられるかまたはインデックス化される。第１のデータ線における任意の遷移、例えば、低から高または高から低は、２進数の「１」値の伝送／受信を示す。第２のデータ線における任意の遷移、例えば、低から高または高から低は、２進数の「０」値の伝送／受信を示す。各遷移が２つのデータ線で発生するため、受信器回路は、連続的な遷移を、遷移が各データ線で検出された順序で、対応する「１」および／または「０」に変換する。したがって、「１」および「０」の列は、受信器回路へのクロック信号の伝送または受信器回路でのＰＬＬの使用を必要とすることなく、２つのデータ線を使用して伝送および受信され得る。クロック信号が受信器回路に伝送されないため、クロック信号の伝送に関連する欠点は回避される。

図１は、伝送器回路１０４から受信器回路１０６に符号データを伝達するための例示的なシステム１００を図示する。図１において、伝送器回路１０４は、２つのデータ線１０８および１１２によって受信器回路１０６と電気的に連結されている。データ線１０８は、入力１１０を介して受信器回路に連結される。データ線１１２は、入力１１４を介して受信器回路に連結される。

図１の例において、データ線１０８は、「１」符号を伝送器回路から受信器回路に信号伝達するために用いられる。データ線１１２は、「０」符号を伝送器回路から受信器回路に信号伝達するために用いられる。データ線１０８の信号が低から高または高から低に遷移する度に、受信器回路は「１」の符号値を検出する。同様に、データ線１１２の信号が、例えば低から高または高から低に遷移する度に、受信器回路は「０」の符号値を検出する。入力１１０および１１４は、それぞれの入力が特定の符号値を信号伝達するデータ線と関連付けられ、それぞれのインデックスが特定の符号値に対応するため、インデックス化入力と称される。

受信器回路は、データ線における遷移を検出し、検出された一連の遷移に対応するデータ流を出力するように構成される。したがって、例えば、受信器は、入力１１０および１１４で受信した信号を、「１」および「０」という２進数列に変換する。

図２は、「１」および「０」といった符号列を、伝送器回路と受信器回路との間で信号伝達するために使用することができる例示的な波形２００を図示する。信号「Ａ」２０２は、信号の各遷移が「１」符号に対応する信号である。信号「Ｂ」２０４は、信号の各遷移が「０」符号の発生に対応する信号である。図２は、信号「Ａ」または信号「Ｂ」のいずれかにおけるすべての遷移発生に対して、「０」または「１」の値を示す。信号「Ａ」に遷移が発生する度に、「１」が波形の上に示される。信号「Ｂ」に遷移が発生する度に、「０」が波形の上に示され、遷移は、信号「Ａ」および「Ｂ」に同時に起こることはない。図２に見ることができるように、データ流２０６「１０１０００００１」は、信号「Ａ」および信号「Ｂ」の遷移によって示される。

図３は、受信器回路３１４に電気的に連結される例示的な伝送器回路３００を図示する。シフトレジスタ３０２は、ビット列を出力するために、伝送器回路３００によって使用される。シフトレジスタ３０２には、まず、「１」および「０」に対応するビット列がロードされる。シフトレジスタは、シフトレジスタ出力Ｑを介してデータ列を連続的に出力する。Ｔ（トグル）フリップフロップ３０４は、シフトレジスタからの出力データビットを入力「Ｔ」において入力として受信する。シフトレジスタからの同じ出力データビットは、インバータ３０８によって反転された後、フリップフロップ３０６の入力「Ｔ」に適用される。伝送器回路３００によってローカルで使用されるクロック信号「ＣＬＫ」は、シフトレジスタからデータをクロックアウトし、フリップフロップ３０４および３０６にクロックインする。

各Ｔフリップフロップは、フリップフロップ入力で高い信号が受信された（例えば、クロックインした）場合に、その出力を遷移させることによって動作する。したがって、フリップフロップ３０４が、入力Ｔでクロックインされる高い信号を受信するときは常に、出力Ｑからの出力は、以前のＱの状態からの遷移である。フリップフロップ３０４が、入力Ｔでクロックインされる低い信号を受信するときは常に、出力Ｑからの出力は、以前のＱの状態から変化しない。

したがって、フリップフロップ３０４は、シフトレジスタからの出力が高い値（例えば、「１」）である場合は常に、遷移変化をもたらす。シフトレジスタ３０２からの出力はインバータ３０８によって反転された後にフリップフロップ３０６に入力されるため、フリップフロップ３０６は、低い信号（例えば、「０」）がシフトレジスタ３０２から出力される場合は常に、遷移変化を出力する。したがって、例えば、シフトレジスタが低い信号を出力すると、インバータ３０８は、低い信号を高い信号に反転させる。高い信号がフリップフロップ３０６の入力Ｔにクロックインされると、フリップフロップ３０６の出力Ｑは、以前のＱの状態からの遷移をもたらす。シフトレジスタが高い信号を出力すると、インバータ３０８は、高い信号を低い信号に反転させる。低い信号がフリップフロップ３０６の入力Ｔでクロックインされるのに応答して、フリップフロップ３０６が出力Ｑで遷移をもたらすことはない。この様式では、シフトレジスタ３０２とＴフリップフロップ３０４および３０６との組み合わせが、伝送器回路３００の信号生成回路として機能する。

フリップフロップ３０４からの出力は、チャネル３１０を通じて、受信器回路３１４の「１」信号と関連付けられたインデックス化入力に伝送される。フリップフロップ３０６からの出力は、チャネル３１２を通じて、受信器回路３１４の「０」信号と関連付けられたインデックス化入力に伝送される。図３に示される伝送器／受信器システムの実装は、単なる一例であり、他の構成もまた採用可能であることに留意されたい。

図３はまた、ソース点および目的地点における動的終端を示す。このような動的終端は、例えば、非常に高い信号速度で低い電力を使用して、またはハイブリッド動作に、利用することができる。動的終端はまた、例えば、インピーダンス整合のために用いることができる。

図３に示されるもののような回路を用いることで、通信プロトコルは高速で動作し得る。この回路は、データ信号の通信を同期させるために、伝送器から受信器に送信される別個のクロック信号に依存しない。したがって、回路の伝送速度は、このようなクロック信号によって制限されない。むしろ、回路は、信号が低から高または高から低に遷移したときに回路がそれを判定する、例えば、それを区別する能力を向上させることによって、さらにより一層高速で実行するように作製することができる。信号が遷移したことを区別するのに必要とされる時間を改善する１つの手段は、事前補正した回路の使用を通じて符号間干渉を低減させることである。このような技術は、データ速度を改善することができる。また、以下により詳細に説明されるように、クロック信号を、受信器によって受信したデータ信号から回復させことができる。

図３はまた、回路が、読み取り／書き込み回路の両方として構成され得ることを示す。したがって、入力動作の一部としてシフトレジスタからデータを受信することに加えて、受信器回路３１４はまた、システムオンチップといった、シフトレジスタを含有する回路にデータを出力するように構成され得る。受信器によるこのような出力動作のために、信号駆動器が逆転し、受信器回路３１４が、「半二重１」および「半二重０」と示される信号を伝送する。

一実装に従って、伝送器および受信器システムは、２線式レガシーシステムまたはインデックス化通信システムのいずれかで、２つのデータ線を使用するように構成され得る。例えば、２線式レガシーシステムは、第１のデータ線でクロック信号および第２のデータ線でデータ信号を利用する。データ線は、それぞれ、電圧が高いか低いかに応じて、「１」または「０」を表す。同じ２つのデータ線はまた、本明細書に記載されるように、インデックス化通信システムとしても使用することができる。したがって、同じ２つのデータ線を、回路が２線式レガシーシステムおよび２線式インデックス化通信システムの両方を介して通信するように構成される、伝送器および受信器によって使用することができる。伝送器および受信器の回路は、通信可能であるために、単純に所定の通信システムを切り替えるが、同じ２つのデータ線が利用されるであろう。

図４は、一実装による例示的な受信器回路４００を図示する。インデックス化入力４０２は、符号「１」と関連付けられている。入力４０２での入力信号の任意の遷移は、符号「１」が伝送器回路によって伝達されたことを示す。同様に、インデックス化入力４０４は、符号「０」と関連付けられている。入力４０４での入力信号の任意の遷移は、符号「０」が伝送器回路によって伝達されたことを示す。受信器回路４００が遷移を検出するため、受信器回路４００は、信号遷移検出器回路として機能する。

図４における受信器回路４００は、一列の排他的論理和素子ならびにＤフリップフロップ４１８、４２０、４２２、および４２４を用いて、４つの入力を生成して排他的論理和素子４０６へ送る。Ｄフリップフロップは、入力のうちの１つにおいて遷移によってクロックされる。したがって、回路の他の部分と併せて、４つの入力を生成して排他的論理和素子４０６に送るＤフリップフロップは、例示的な信号遷移検出回路として機能する。

Ｄフリップフロップ４１８および４２２は、立ち上がりエッジ遷移を有する入力信号に応答して、クロックされる。Ｄフリップフロップ４２０および４２４は、立ち下がりエッジ遷移を有する入力信号に応答してクロックされる。

排他的論理和素子４０６の出力は、入力４０２または入力４０４を介して伝達される「最新の信号」である。「最新の信号」は、受信された最新の遷移が符号「１」に対応する入力線４０２であった場合には高くなる。「最新の信号」は、受信された最新の遷移が符号「０」に対応する入力線４０４であった場合には低くなる。排他的論理和素子４０６の出力は「最新の信号」の値を反映するため、排他的論理和素子４０６は、符号生成回路の例である。

図４はまた、入力４０２または入力４０４を介して伝達された「以前の信号」を記憶するための第２の列の排他的論理和素子およびＤフリップフロップを示す。「以前の信号」は、排他的論理和素子４０８の出力時に生成される。

一実装に従って、クロック信号を、入力４０２および４０４で受信される信号から回復させることができる。排他的論理和素子４１０を使用して、回復されたクロック信号を生成する。入力４０２および４０４の信号は、排他的論理和素子４１０の入力に送られる。１と０の組み合わせまたは０と１の組み合わせが排他的論理和素子４１０への入力に存在するように入力信号が遷移するときは常に、排他的論理和素子４１０は、高い出力信号を生成することになる。２つの低い入力が排他的論理和素子４１０に存在するように入力信号が遷移するときは常に、排他的論理和素子は、低い出力信号を生成することになる。図３に示される受信器システムの実装は、単なる一例であり、他の構成もまた採用可能であることに留意されたい。

図５は、クロック信号回復図５００の例を図示する。回復されたクロック信号は、伝送器からデータを出力するために伝送器によって使用されたクロックの半分の周波数となろう。したがって、図５は、伝送器回路によって内部で使用された「ＣＬＫ」信号を示す。図５はまた、「１」入力線および「０」入力線における遷移を示す。最後に、図５は、「半ＣＬＫ」として示される回復されたクロックを示す。図５に見ることができるように、「半ＣＬＫ」信号は、「１」および「０」信号の排他的論理和である。さらに、「半ＣＬＫ」信号は、伝送器から「１」および「０」信号を出力するために伝送器回路によって内部使用された「ＣＬＫ」信号の半分の周波数を有する。

再び図４を参照して、受信器回路４００の部分４１２は、受信器回路４００によって受信されたデータ符号の列を捕捉する。回復された半クロック信号を用いて、「以前の信号」をＤフリップフロップ４１４に記憶する。回復された半クロック信号を用いて、「最新の信号」をＤフリップフロップ４１６に記憶する。半クロック信号の各発生は、新しい値をＤフリップフロップ４１４およびＤフリップフロップ４１６にシフトインさせる。また、各半クロック信号は、Ｄフリップフロップの出力を、次の連続的なＤフリップフロップペアにシフトさせる。したがって、回路部分４１２は、図４に示されるように、ｄ（０）からｄ（ｎ）までデータビットを記憶するように構成され得る。

伝送器回路例の動作がシステムレベルで上に説明されているが、伝送器回路はまた、伝送器回路が実行する方法によって理解することもできる。図６は、一実装による伝送器回路によって実行される方法の例示的な動作６００を図示する。出力動作６０２は、伝送器によって伝送器の出力線のうちの１つに信号遷移を出力する。これらの出力線は、各出力線が特定の符号と関連付けられているため、インデックス化出力とみなされる。出力線のうちの１つにおける信号遷移は、そのインデックスと関連付けられた第１の符号が通信されていることを信号伝達する。したがって、例えば、符号「１」と関連付けられた出力線の信号が、高から低または低から高に遷移する場合、伝送器は、「１」を示す信号を伝送している。同様に、符号「０」と関連付けられた出力線の信号が、高から低または低から高に遷移する場合、伝送器は、「０」を示す信号を伝送している。遷移は、出力線が符号値と関連付けられているため、第１の符号値を効果的に定義する。

もう１つの出力動作６０４は、後続の遷移を伝送する。この後続の遷移は、以前の遷移の直後に続く（が、同じ出力線である必要はない）。この後続の遷移は、符号値を有する第２の符号を定義する。第２の符号の符号値は、後続の遷移が検出された出力線のインデックスによって指定される。

出力線は、複数の遷移を連続して経験し得る。複数の遷移は、別の入力線における遷移を妨害することなく、同じ出力線で発生し得る。遷移はまた、異なる出力線であるが、時間的に順に発生し得る。

受信器回路例の動作が、システムレベルで上に説明されているが、受信器回路はまた、受信器回路が実行する方法によって理解することもできる。図７は、一実装による受信器回路により実行される方法の例示的な動作７００を図示する。検出動作７０２は、受信器回路のインデックス化入力のうちの１つにおいて遷移を検出する。受信器入力は、各入力が特定の符号と関連付けられているため、インデックス化とみなされる。信号遷移が特定のインデックス化入力に発生するときは常に、その遷移は、そのインデックスと関連付けられた符号の通信を受信器回路に信号伝達する。出力動作７０４は、遷移の検出に応答して第１の符号を出力する。したがって、遷移が、符号「１」と関連付けられた入力線に検出された場合、受信器は、「１」または「１」を表す別の信号を出力する。この第１の符号の符号値は、遷移が検出されるインデックス化入力によって指定される。

別の検出動作７０６は、インデックス化入力のうちの１つにおいて後続の遷移を検出する。この後続の遷移は、符号値を有する第２の符号を定義する。第２の符号は、後続の遷移が検出されるインデックス化入力によって指定される。別の出力動作７０８は、後続の遷移の検出に応答して第２の符号を出力する。

受信器回路によって検出される入力信号は、同じインデックス化入力に発生する複数の遷移であり得る。例えば、符号「１」と関連付けられた入力に発生する複数の遷移は、対応する「１」列を示す。加えて、受信器回路によって検出される入力信号は、時間的に順に発生するが異なるインデックス化入力に発生する遷移であり得る。

導出動作７１０は、検出された遷移からクロック信号を導出する。上述のように、排他的論理和ゲートは、インデックス化入力から信号を受信し、出力としてクロック信号を生成し得る。このクロック信号は、受信器回路への入力として機能する信号を出力するために伝送器回路によって使用されるクロックの半分の周波数を有するため、半周期クロック信号とみなされる。

この信号伝達プロトコルの使用により、データを通信するために用いられる遷移の合計数を低減させることができることを理解されたい。遷移数が低減されるため、それらの遷移に関連するスペクトルエネルギーおよび無線周波妨害もまた、低減される。これにより、低い電力および帯域幅が制限されたチャネル全体にわたる伝送能力の向上が可能となる。例えば、ダブルデータレート（ＤＤＲ）伝送スキームが、現在実装されている。データ信号自体の遷移に加えて、ＤＤＲシステムは、多数のクロック信号の遷移にも同様に依存している。図５を参照すると、クロック信号（ＣＬＫ）を排除することにより、膨大な量の遷移が排除されるであろうことを理解することができる。図５において、２ビットのデータの伝送および受信は、単純に２つのエッジの遷移に基づく。対照的に、１つのデータ線と１つのクロックを有するＤＤＲスキームは、２ビットのデータを受信するために、４つの信号エッジの伝送および区別を用いる。

例えば、１つのクロック線および１つのデータ線を用いる２線式ＤＤＲインターフェースでの２ビットのデータの伝送は、２つのデータビットを伝達するために４つの分解イベントを用いる（例えば、データビット番号１の入来、第１のクロックの入来、データビット番号２の入来、第２のクロックの入来）。さらに、ＤＤＲ受信器は、信号エッジの入来の順序を認識するように、事前構成する必要がある。したがって、ＤＤＲ受信器の速度は、信号エッジを受信器に送達できること、および受信器が入来の順序を判定できることによって、決定される。

本技術の一実装による２線式インデックス化信号伝達プロトコルは、２線式ＤＤＲプロトコルの分解イベントの半数を利用する必要がある。これは、２線式インデックス化信号プロトコルがクロック信号を必要としないという事実に起因する。分解イベントの数が、通信プロトコルの速度を決定することにおける重要な基準であると仮定すると、２線式インデックス化プロトコルは、２線式ＤＤＲプロトコルの２倍の速度であると考えられるであろう。

さらに、スペクトルパワー密度は、しばしば、通信プロトコルを評価する関連手段である。本技術の一実装による２線式インデックス化信号伝達プロトコルは、ＤＤＲプロトコルの３分の２のスペクトルパワー密度を有する。したがって、ＤＤＲプロトコルと比較して、２線式インデックス化信号伝達プロトコルによって必要とされる電力が少ない。

本明細書に記載される技術の実装は、１つ以上のコンピュータシステムにおいて論理ステップとして実装することができる。本技術の論理動作は、（１）１つ以上のコンピュータシステムで実行される一連のプロセッサ実装ステップとして、および／または（２）相互接続されるマシンまたは１つ以上のコンピュータシステム内の回路モジュールとして、実装することができる。実装は、本技術を実装するコンピュータシステムの性能要件に応じて、自由に選択される。したがって、本明細書に記載される技術の論理動作は、動作、ステップ、オブジェクト、またはモジュールと様々に称される。さらに、論理動作は、別途明確に特許請求されるか、または具体的な順序が特許請求の文言によって本質的に必要とされない限り、任意の順序で実行されるはずである。

伝送器および受信器は、別個の回路素子を用いて上に教示されているが、伝送器回路および／または受信器回路は、プロセッサに基づく回路であってもよいことを理解されたい。データ記憶装置および／またはメモリは、ハードディスク媒体、複数の記憶デバイスを含有する記憶アレイ、光媒体、ソリッドステートドライブ技術、ＲＯＭ、ＲＡＭ、および他の技術といった、様々な種類の記憶装置によって具現化され得る。動作は、マイクロプロセッサ、マイクロプロセッサコア、マイクロコントローラ、特殊目的回路、または他の処理技術によって実行または補助される、ファームウェア、ソフトウェア、配線接続型回路、ゲートアレイ技術、および他の技術により実装され得る。データ記憶システムの書き込みコントローラ、記憶コントローラ、データ書き込み回路、データ読み出しおよび回復回路、分類モジュール、ならびに他の機能的モジュールは、システム実装プロセスを実行するためのプロセッサ読み取り可能命令を処理するためのプロセッサを含むか、またはそれと共に機能し得ることを理解されたい。

上述の説明、実施例、およびデータは、本技術の例示的な実装の構造および使用の完全な説明を提供する。本技術の多数の実装が、本技術の精神および範囲を逸脱することなくなされ得るため、本発明は、本明細書に続いて添付される特許請求の範囲に属する。さらに、異なる実装の構造的特徴を、記載される特許請求の範囲から逸脱することなく、さらに別の実装に組み合わせることが可能である。

Claims (18)

1. 第１のインデックス化入力および第２のインデックス化入力のうちの１つを介して受信される信号の遷移を検出することであって、前記遷移は、符号値を有する第１の符号を定義することと、
   前記遷移の前記検出動作に応答して、前記第１の符号を出力することであって、前記第１の符号の前記符号値は、前記遷移が検出される前記インデックス化入力の前記インデックスによって指定されることと、を含む、方法。
2. 前記第１のインデックス化入力および前記第２のインデックス化入力のうちの１つを介して受信される信号における後続の遷移を検出することであって、前記後続の遷移は、符号値を有する第２の符号を定義することと、
   前記後続の遷移の前記検出動作に応答して、前記第２の符号を出力することであって、前記第２の符号の前記符号値は、前記後続の遷移が検出される前記インデックス化入力の前記インデックスによって指定されることと、をさらに含む、請求項１に記載の方法。
3. 前記遷移および前記後続の遷移は、同じインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、同一である、請求項２に記載の方法。
4. 前記遷移および前記後続の遷移は、異なるインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、異なる、請求項２に記載の方法。
5. 前記検出された遷移から半周期クロック信号を導出することをさらに含む、請求項２に記載の方法。
6. 第１のインデックス化入力および第２のインデックス化入力のうちの１つを介して受信される信号における遷移を検出する信号遷移検出回路であって、前記遷移は、符号値を有する第１の符号を定義する、信号遷移検出回路と、
   前記信号遷移検出器に連結され、前記遷移の検出に応答して前記第１の符号を出力する、符号生成回路であって、前記第１の符号の前記符号値は、前記遷移が検出される前記インデックス化入力の前記インデックスによって指定される、符号生成回路と、を備える、デバイス。
7. 前記信号遷移検出回路はさらに、前記第１のインデックス化入力および前記第２のインデックス化入力のうちの１つを介して、受信される信号における後続の遷移を検出し、前記後続の遷移は、符号値を有する第２の符号を定義し、前記符号生成回路は、前記後続の遷移の検出に応答して、前記第２の符号を出力し、前記第２の符号の前記符号値は、前記後続の遷移が検出される前記インデックス化入力の前記インデックスによって指定される、請求項６に記載のデバイス。
8. 前記遷移および前記後続の遷移は、同じインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、同一である、請求項７に記載のデバイス。
9. 前記遷移および前記後続の遷移は、異なるインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、異なる、請求項７に記載のデバイス。
10. 信号遷移検出回路および前記符号生成回路に連結され、前記検出された遷移から半周期クロック信号を導出する、クロック生成回路をさらに備える、請求項７に記載のデバイス。
11. 第１のインデックス化出力または第２のインデックス化出力のうちの１つを介して信号の遷移を出力することであって、前記遷移は、それを介して前記遷移が出力される前記インデックス化出力の前記インデックスによって指定される符号値を有する第１の符号を定義することを含む、方法。
12. 前記第１のインデックス化出力および前記第２のインデックス化出力のうちの１つを介して信号における後続の遷移を出力することであって、前記後続の遷移は、符号値を有する第２の符号を定義し、前記第２の符号の前記符号値は、前記後続の遷移が出力される前記インデックス化出力の前記インデックスによって指定されることをさらに含む、請求項１１に記載の方法。
13. 前記遷移および前記後続の遷移は、同じインデックス化出力で出力され、前記第１および第２の符号の前記符号値は、同一である、請求項１２に記載の方法。
14. 前記遷移および前記後続の遷移は、異なるインデックス化出力で出力され、前記第１および第２の符号の前記符号値は、異なる、請求項１２に記載の方法。
15. 第１のインデックス化出力または第２のインデックス化出力のうちの１つを介して信号の遷移を出力する信号生成回路であって、前記遷移は、それを介して前記遷移が出力される前記インデックス化出力の前記インデックスによって指定される符号値を有する第１の符号を定義する、信号生成回路を備える、デバイス。
16. 前記信号生成回路はさらに、前記第１のインデックス化入力および前記第２のインデックス化入力のうちの１つを介して信号における後続の遷移を出力し、前記後続の遷移は、符号値を有する第２の符号を定義し、前記第２の符号の前記符号値は、前記後続の遷移が出力される前記インデックス化出力の前記インデックスによって指定される、請求項１５に記載のデバイス。
17. 前記遷移および前記後続の遷移は、同じインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、同一である、請求項１６に記載のデバイス。
18. 前記遷移および前記後続の遷移は、異なるインデックス化入力で検出され、前記第１および第２の符号の前記符号値は、異なる、請求項１６に記載のデバイス。

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