CN102754407A

CN102754407A - 在低等待时间串行互连架构中提供反馈回路

Info

Publication number: CN102754407A
Application number: CN2011800027329A
Authority: CN
Inventors: E·舒尔; D·拉扎尔; A·贝纳姆
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2010-12-15
Filing date: 2011-12-12
Publication date: 2012-10-24
Anticipated expiration: 2031-12-12
Also published as: CN102754407B; US20120154185A1; KR20130111586A; US20130241751A1; US8711018B2; WO2012082572A3; DE112011104391T5; US8405533B2; WO2012082572A2; KR101515360B1; DE112011104391B4

Abstract

在一个实施例中，本发明包括：反串行器，用于以第一速率接收串行数据，并且用于响应于从反馈回路接收的相位控制信号，输出对应于串行数据的与帧同步边界同步的并行数据帧，其中所述反馈回路耦合在所述反串行器和耦合至所述反串行器的输出的接收机逻辑之间。还描述并要求保护了其它实施例。

Description

在低等待时间串行互连架构中提供反馈回路

背景技术

在针对计算机和其它系统的许多通信协议中，高速串行接收机用于恢复例如从输入线路接收的进入的模拟信号，并且将所获得的串行数据流转换成并行帧。执行反串行化来将串行流转换为并行形式，以使得其能够以更低的速度处理。在将串行流与正确的帧同步(frame alignment)进行同步的传统同步过程中，在数字电路中累计所恢复的数据并且检查N个同步假设(其中N是帧中的比特数量)，以确定正确的同步。因此，引入了高达N-1个比特的处理等待时间。确切的等待时间取决于两个链路方之间的任意的定时差，其可能在每个链路建立时改变。

串行接收机一般包括高速处理串行信号的模拟前端、串并转换块(反串行器)以及低速处理并行数据的逻辑电路。可以使用具有任意相位的时钟来执行并行化。该任意的时钟与帧边界不是同步的。因此，当使用传统的数字同步过程时，需要考虑N-1个比特的处理等待时间，这可能是显著的。作为实例，在当前的通信协议中，帧宽度可以超过100比特。例如，快速外围组件互连(PCI)第三代(Gen3)帧宽度是130比特，而10GBASE-KR帧宽度是66比特。

附图说明

图1是根据本发明的实施例的高速串行互连网络的一部分的框图。

图2是根据本发明的一个实施例的接收机逻辑的框图。

图3是根据本发明的一个实施例的用于确定正确的同步的逻辑示图。

图4是根据本发明的一个实施例的延迟设置电路的示意图。

图5是根据本发明的一个实施例的相位控制电路的示意图。

图6是根据本发明的一个实施例的反串行器的示意图。

图7是根据本发明的一个实施例的方法的流程图。

具体实施方式

在各实施例中，可以为高速串行设备提供低等待时间架构。实施例可以通过将接收机的模拟前端与帧边界同步来避免与反串行化相关联的等待时间。即，在各实施例中，反串行器自身可以在帧中输出与帧同步边界同步的并行数据。以这种方式，可以避免对数字同步的需要，并且还可以避免通过在数字逻辑中执行帧同步而引入的等待时间。在一些实施例中，接收机可以是高速串行物理(PHY)设备，但是本发明的范围并不限于此。

现在参照图1，示出的是根据本发明的实施例的高速串行互连网络的一部分的框图。如图1中所示，系统100可以是包括计算机、网络架构、路由器、交换机、电话电路、光路由电路等的任何类型的通信系统的一部分。如图1中所见，系统100包括经由链路120耦合至接收机150的发射机110，其中链路120可以包括物理互连。虽然在一些实施例中，发射机和接收机可以是单个半导体管芯的一部分，但是在许多实现中，发射机和接收机可以是经由由链路120表示的母板连接互连的分离的半导体组件。在其它实施例中，链路120可以是不同的计算机系统之间的物理链路等等。

如图1中所见，发射机110包括发送逻辑112、串行器114以及驱动器116。通常，发送逻辑112可以被配置为例如从发射机的一个或多个逻辑单元(例如，处理器核心、控制器或其它这种数据处理器)接收进入的数据。继而，发送逻辑112可以开始准备用于发送的数据，并且可以以频率f在N比特的帧(例如，N个并行线路)中将该数据提供给串行器。继而，串行器114可以接收进入的并行数据并且以更高的比特速率(例如，N×f的频率)生成串行比特流。可以将该串行数据提供给驱动器116，该驱动器116可以用于获取该串行数据流、放大并进一步处理该信号，以提供适当电平的输出信号，该输出信号作为模拟发送信号沿着线路120进行传输。

因此，如在图1中进一步所见的，在链路上发送的该信号可以在接收机前端160中作为模拟接收信号而被接收，其中接收机前端160可以是用于调节信号并且以N×f的频率将串行数据流提供到反串行器170中的模拟电路。在各实施例中，反串行器170可以以这种相对高的速度获取进入的数据流，并且将该信号信息转换为一系列并行信号，即频率为f的N个信号。如进一步所见的，接收机前端160可以例如在前端的时钟和数据恢复(CDR)电路中从进入的数据流恢复数字时钟信号。反串行器170将该时钟信号(CLK)加上宽度为N的并行比特流提供给接收机逻辑180。注意，在一些实施例中，模拟域中的反串行化因子可以小于N(例如，N/2)，所以随后累计N比特帧而没有增加等待时间。在这样的情况中为了一般化起见，累计到N比特可以视为反串行化电路的一部分，使得在输出处仍然存在N比特。接收机逻辑180可以包括用于对数据执行其它处理并且将数据提供给例如接收机150的其它电路(例如，各种数据处理器)的数字逻辑。

如图1中进一步所见的，在接收逻辑180和反串行器170之间耦合反馈路径185。在各实施例中，该反馈路径可以将相位控制信号提供给反串行器170，使得可以根据帧边界发布由反串行器170输出的并行数据，从而可以从接收逻辑180移除执行帧同步的计算开销。虽然用图1的实施例中的这种特定实现来示出，但是可以理解，本发明的范围不限于此。

因此，实施例可以控制反串行器时钟确保其与帧边界同步。在一个实施例中，可以通过定义支持这种时钟同步的专用串并架构以及用于设置期望时钟相位的逻辑机制来获得这种帧同步的时钟。以这种方式，反串行器可以以所有可能的同步来将串行数据切割成并行帧，同时支持进行中的同步改变。用于设置期望时钟相位的逻辑可以基于用于执行数字帧同步的帧边界搜索，但是本发明的范围并不限于此。然而，在这种情况中，可以在接收机逻辑和模拟的反串行器之间耦合封闭的同步回路，因此可以避免等待时间。以这种方式，数字逻辑仅负责监测数据以及定义所需要的同步，而实际的数据路径同步发生在模拟域中。

根据本发明的实施例的反串行化可以基于进入的串行数据流的灵活的并行性。更具体地，可以使用具有由接收机逻辑的反馈电路控制的相位的时钟信号来执行反串行化。该反馈电路可以进行操作以响应于接收数据确定并设置延迟，以使反串行化时钟进行操作并且输出与帧同步边界同步的并行数据流，但是本发明的范围并不限于此。

现在参照图2，示出的是根据本发明的一个实施例的接收机逻辑的框图。更具体地，通常，逻辑200可以对应于图1的接收机逻辑170。如所见，接收机逻辑200可以从反串行器接收N路或比特宽的进入的并行数据流。使用本发明的实施例，可以在极小的等待时间之后根据帧同步边界同步地接收该进入的并行比特流。可以将接收的数据提供给接收机数据逻辑210，该接收机数据逻辑210可以对数据执行各种数据处理，这由特定的系统实现来确定。在一些实施例中，接收机数据逻辑210可以简单地解析帧数据并将其提供给接收机的另一位置以用于进一步的处理。然而，在其它实施例中，接收机数据逻辑210本身可以对数据执行各种操作。

此外，逻辑200包括反馈电路215，在不同的实施例中，该反馈电路215可以包括各种组件。通常，反馈电路215可以进行操作以生成相位控制信号，在本文中相位控制信号也称为负载选通信号，在反馈路径中将该相位控制信号提供给反串行器以使反串行器能够输出与帧同步边界同步的并行比特流。

在图2的实现中，反馈电路215可以包括帧边界检测器220、延迟设置电路230和相位控制电路240。然而，注意，这些电路和检测器仅用于说明的目的，并且在不同的实现中，可以存在其它类型的逻辑电路和状态机。

如所见，帧边界检测器220可以接收进入的并行比特流。通常，帧边界检测器220可以进行操作以确定正确的帧同步边界。帧边界检测器220可以包括一个或多个传感器电路，用于将进入的并行比特流与预定的数据模式进行比较以识别正确的帧同步边界，但是本发明的范围并不限于此。为了加速处理，在帧边界检测器220中可以存在多于一个的这种传感器电路。为了确定在反串行器中切割数据的正确相位的目的，帧边界检测器220可以输出两组数据，即第一和第二设置延迟比特流。具体地，在图2的实施例中，帧边界检测器220可以输出数字设置延迟流(DigSetDelay<0:N>)和数字重置延迟流(DigResetDelay<0:N>)。

如图2中所见，可以将这些延迟比特流提供给延迟设置电路230，该延迟设置电路230可以响应于进入的比特流生成两个额外的比特流，即，相应的设置比特流Set<0:N>和重置比特流Reset<0:N>。如下面将进一步讨论的，延迟设置电路可以进行操作以使得这两比特流中的仅单个设置比特和仅单个重置比特可以被设置为逻辑高或有效电平。

可以将这些设置和重置比特流提供给相位控制电路240。在各实施例中，相位控制电路240可以进行操作以生成相位控制信号，该相位控制信号可以标识在由反串行器接收的进入的串行比特流中的处于帧同步边界处的位置，从而能够输出与帧同步边界同步的并行比特数据流。因此，在各实施例中，相位控制信号可以是用作针对反串行器的输出时钟信号的信号。虽然用图2的实施例中的这种特定实现进行示出，但是可以理解，本发明的范围不限于此。此外，虽然贯穿反馈电路用特定的控制信号进行了描述，但是可以理解，根据另一实施例的反馈电路可以被不同地布置并且使用不同的控制信号。

现在参照图3，示出的是用于在帧边界检测器220中确定正确的同步的逻辑示图。如图3中所见，当反串行器没有与帧同步边界同步时，可能以不同的同步来接收进入的数据流。仅一个正确的同步是可用的，其中以正确的同步设置所生成的帧。使用帧边界检测器内的传感器电路，可以确定该正确的同步。

如上所论述的，在不同的实施例中，许多不同类型的反馈电路是可能的。现在参照图4，示出的是根据本发明的一个实施例的延迟设置电路的示意图。如图4中所示，电路300可以对应于图2的延迟设置电路230。如所见，电路300包括第一触发器310和第二触发器320，其在图4中所示的实施例中对应于D型触发器(FF)。这两个触发器均被相似地配置，即都被耦合为在触发器的设置输入处接收延迟信号，即DigSetDelay<0:N>和DigResetDelay<0:N>。继而，触发器的数据输入可以被设置为预定的逻辑电平(例如，地电压)。可以由可以从CDR接收的数字时钟(DIG CLK)来对每个触发器进行时钟同步(clock)，并且每个触发器在其Q输出端输出值。即触发器310输出设置比特，而触发器320输出重置比特。

通常，这些互补触发器可以提供单发功能(one shoot functionality)以用于延迟设置。除了对应于时钟周期的位移的反串行器时钟周期(即，对应于帧同步边界的时钟周期)以外，这两个触发器中的每一个都可以输出逻辑0。对于除了该位移值的所有值，设置输入DigSetDelay和DigResetDelay均是被设置为逻辑0的。但是对于比特流中对应于帧同步边界的位置，DigResetDelay可以被设置为逻辑高电平，并且DigSetDelay的仅相应比特被设置为1。因此，对于除了对应于帧同步边界的比特周期之外的所有比特周期，来自触发器310和320的输出可以处于逻辑低电平。如下面将进一步论述的，可以将这些设置和重置比特流提供给相位控制电路。

现在参照图5，示出的是根据本发明的一个实施例的相位控制电路的示意图。如图5中所示，在一个实施例中，相位控制电路400可以对应于图2的相位控制电路240。如图5中所见，电路400通常可以由包括N个D型触发器410₁-410_n的触发器环405来形成。如所见，该环可以被配置为使得前面的触发器的输出耦合至后续的触发器的输入。

如进一步所见的，每个触发器410由一信号进行时钟同步，并且每个触发器410进一步被耦合为接收设置输入和重置输入。使用CDR慢时钟(DIG CLK)和CDR快时钟(链路CLK)之间的已知的定时关系，这些设置和重置输入可以由图4的延迟设置电路300输出。因此，然后，仅单个触发器410接收到逻辑高设置和重置信号。以这种方式，该单个触发器输出逻辑1信号，该信号继而通过该环，直到其经由触发器410_n的输出作为相位控制信号(也称为负载选通信号)被输出为止。虽然用图5的实施例中的这种特定实现进行示出，但是可以理解，本发明的范围不限于此。因此，该输出信号通常可以用作反串行器的时钟信号，使得反串行器可以根据相位控制信号比特流的有效高比特输出与帧同步边界同步的帧。

现在参照图6，示出的是根据本发明的一个实施例的反串行器的示意图。如图6中所示，反串行器600通常可以对应于图1的反串行器160。反串行器600被耦合为在第一触发器610₀的输入处接收进入的串行数据流，该第一触发器610₀可以是N个触发器610₁-610_n的链中的第一个触发器，该N个触发器集体构成N比特移位寄存器。除了进入的串行数据流以外，这些触发器中的每一个还接收链路时钟信号。如所见，串行比特流经过触发器链，并且此外，将每个触发器的输出作为输入提供给由多个触发器610₁-610_n构成的输出电路620。如所见，这些触发器中的每一个接收来自移位寄存器610的相应触发器中的一个的输出。然而，注意，输出电路620的触发器是由负载选通信号进行时钟同步的，而不是由相同的链路时钟进行时钟同步，其中如上面所述的，负载选通信号对应于由接收机逻辑中的反馈电路生成的相位控制信号。以这种方式，反串行器输出与帧同步边界同步的并行数据帧。虽然用图6的实施例中的这种特定实现进行示出，但是可以理解，本发明的范围不限于此。

现在参照图7，示出的是根据本发明的一个实施例的方法的流程图。更具体地，图7的方法700可以用于初始地在接收机的数字逻辑中确定帧同步边界，然后控制接收机的反串行器向接收机的数字部分提供与帧同步边界同步的数据，从而减少了等待时间并且减轻了数字逻辑中的功耗。

如图7中所见，在框710处，方法700可以通过在反串行器中接收串行数据开始。在各实施例中，来自片外链路的该接收的串行数据可以是高速度的。反串行器可以进行操作以将该进入的串行比特流转换成并行形式，并因此以任意的同步相位将并行数据提供给数字逻辑，并且所述任意的同步相位可以作为例如从数字逻辑接收的任意同步信号的结果(框720)。因此，该初始接收的数据并不是与帧同步边界同步的。

因此，在框730处，可以根据在数字逻辑中接收的并行数据来确定帧同步边界。作为实例，边界检测逻辑可以进行操作以确定帧同步边界。当有效地确定了该边界时，控制进行到框740，在框740中，可以将负载选通信号提供给反串行器。更具体地，该负载选通信号可以对应于使反串行器输出与帧同步边界同步的并行数据的相位控制信号。因此，如在框750处所见的，反串行器提供响应于该选通信号的与帧同步边界同步的并行数据。因此，根据各实施例，通过在模拟域中同步帧，不需要数字同步，并且因此不会产生等待时间。这样，数字部分接收同步的帧并且可以立即开始对接收的帧进行处理。虽然用图7的实施例中的这种特定实现进行示出，但是可以理解，本发明的范围不限于此。

实施例可以用代码来实现，并且可以存储在其上存储有指令的存储介质上，所述指令可以用于将系统编程为执行所述指令。存储介质可以包括但不限于是：任何类型的盘，包括软盘、光学盘、光学盘、固态驱动器(SSD)、光盘只读存储器(CD-ROM)、可重写光盘(CD-RW)以及磁光盘；半导体设备，诸如只读存储器(ROM)、随机存取存储器(RAM)(诸如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM))；磁卡或光卡；或者适于存储电子指令的任何其它类型的介质。

虽然参照有限数量的实施例描述了本发明，但是本领域技术人员将理解源自所描述实施例的许多修改和变型。所附权利要求旨在覆盖落入本发明的真实精神和范围内的所有这种修改和变型。

Claims

1.一种装置，包括：

反串行器，用于以第一速率接收串行数据，以及用于输出对应于所述串行数据并且比特宽度为N的并行数据帧，其中，所述反串行器用于响应于相位控制信号而输出与帧同步边界同步的所述并行数据帧；以及

接收机逻辑，耦合至所述反串行器，用于从所述反串行器接收所述并行数据帧，其中，所述接收机逻辑用于将所述相位控制信号反馈给所述反串行器。

2.如权利要求1所述的装置，其中，所述反串行器包括：用于接收所述串行数据的移位寄存器和用于响应于所述相位控制信号输出所述并行数据帧的输出电路。

3.如权利要求2中所述的装置，其中，所述反串行器用于利用从所述串行数据恢复的数字时钟，将所述串行数据时钟同步到所述移位寄存器中，并且其中，所述输出电路包括N个触发器，并且所述相位控制信号用于对N个触发器进行时钟同步。

4.如权利要求3所述的装置，其中，所述接收机逻辑包括用于生成所述相位控制信号的相位控制电路。

5.如权利要求4所述的装置，其中，所述相位控制电路包括N个触发器的环，其中，所述环的N个触发器中的一个触发器的输出对应于所述相位控制信号。

6.如权利要求5所述的装置，还包括延迟设置电路，其用于响应于检测信号，为所述N个触发器中的选定的一个触发器生成设置信号以及重置信号，其中所述检测信号与在所述接收机逻辑中对所述帧同步边界的检测相对应。

7.如权利要求6所述的装置，其中，所述延迟设置电路包括第一触发器和第二触发器，所述第一触发器用于在设置输入处接收数字设置延迟信号，并且所述第二触发器用于在设置输入处接收数字重置延迟信号，其中，对于所述第一触发器和所述第二触发器的数据输入处于预定的逻辑电平。

8.如权利要求7所述的装置，还包括：帧边界检测器，其被耦合以接收所述并行数据帧，并且用于基于所述并行数据帧的数据模式来确定所述帧同步边界。

9.如权利要求8所述的装置，其中，所述帧边界检测器用于响应于所述检测而将所述数字设置延迟信号和所述数字重置延迟信号提供给所述延迟设置电路。

10.一种方法，包括：

在接收机的反串行器中接收串行数据；

将所述串行数据转换为并行数据，并且将不与帧边界同步的所述并行数据从所述反串行器提供给所述接收机的数字逻辑；

基于在所述数字逻辑中对所述帧边界的确定，在所述反串行器中从所述数字逻辑接收负载选通信号；以及

此后，响应于所述负载选通信号将与所述帧边界同步的所述并行数据从所述反串行器提供给所述数字逻辑。

11.如权利要求10所述的方法，还包括：沿着反馈路径接收所述负载选通信号，所述反馈路径是从所述数字逻辑耦合到所述反串行器的。

12.如权利要求10所述的方法，还包括：在所述数字逻辑的帧边界检测器中，基于所述并行数据的数据模式确定所述帧边界。

13.如权利要求12所述的方法，还包括：从包括N个触发器的环的相位控制电路接收所述负载选通信号，其中，所述环的N个触发器中的一个触发器的输出对应于所述负载选通信号。

14.如权利要求13所述的方法，还包括：响应于检测信号，在延迟设置电路中为所述N个触发器中的选定的一个触发器生成设置信号和重置信号，其中所述检测信号与对所述帧边界的检测相对应。

15.如权利要求10所述的方法，还包括：在所述反串行器的移位寄存器中接收所述串行数据，并且响应于所述负载选通信号从耦合至所述移位寄存器的输出电路输出所述并行数据。

16.如权利要求15所述的方法，还包括：利用从所述串行数据恢复的数字时钟，将所述串行数据时钟同步到所述移位寄存器中，并且利用所述负载选通信号对所述输出电路的N个触发器进行时钟同步。

17.一种系统，包括：

发射机，用于经由链路向接收机发送串行数据；以及

所述接收机，用于接收所述串行数据，并且包括：

反串行器，用于接收所述串行数据，并且响应于相位控制信号，从所述反串行器输出与帧同步边界同步的并行数据帧；以及

接收机逻辑，其耦合至所述反串行器，以从所述反串行器接收所述并行数据帧，其中，所述接收机逻辑用于将所述相位控制信号反馈给所述反串行器。

18.如权利要求17所述的系统，其中，所述反串行器包括：

移位寄存器，用于根据从所述串行数据恢复的数字时钟接收所述串行数据；以及

输出电路，用于根据所述相位控制信号输出所述并行数据帧。

19.如权利要求18所述的系统，其中，所述输出电路包括由所述相位控制信号进行时钟同步的多个触发器。

20.如权利要求19所述的系统，其中，所述接收机逻辑包括反馈电路，所述反馈电路包括：

帧边界检测器，用于接收所述并行数据帧，并且用于基于所述并行数据帧的数据模式确定所述帧同步边界，以及用于响应于所述检测提供数字设置延迟信号和数字重置延迟信号；

延迟设置电路，用于为所述输出电路的多个触发器中的选定的一个触发器生成设置信号和重置信号，这两个信号均具有第一状态，其中，所述延迟设置电路包括第一触发器和第二触发器，所述第一触发器用于在设置输入处接收所述数字设置延迟信号，并且所述第二触发器用于在设置输入处接收所述数字重置延迟信号，其中，对于所述第一触发器和所述第二触发器的数据输入处于预定的逻辑电平；以及

相位控制电路，用于响应于触发器环中的一个触发器接收到所述第一状态的所述设置信号和所述重置信号，而在所述触发器环中的选定的一个触发器的输出处生成所述相位控制信号。