CN101026448A - 一种同步通信系统时钟再生方法及系统 - Google Patents

一种同步通信系统时钟再生方法及系统 Download PDF

Info

Publication number
CN101026448A
CN101026448A CN 200610011361 CN200610011361A CN101026448A CN 101026448 A CN101026448 A CN 101026448A CN 200610011361 CN200610011361 CN 200610011361 CN 200610011361 A CN200610011361 A CN 200610011361A CN 101026448 A CN101026448 A CN 101026448A
Authority
CN
China
Prior art keywords
clock
regeneration
phase
frame synchronization
logical device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200610011361
Other languages
English (en)
Inventor
罗军
顾玉辉
马俊峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZTE Corp
Original Assignee
ZTE Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZTE Corp filed Critical ZTE Corp
Priority to CN 200610011361 priority Critical patent/CN101026448A/zh
Publication of CN101026448A publication Critical patent/CN101026448A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种同步通信系统中时钟再生的方法，包括：步骤1，利用锁相环将所述位时钟转化为锁相时钟；步骤2，利用逻辑器件产生采样时钟，以供所述锁相环工作时使用；步骤3，所述逻辑器件接收所述步骤1中产生的锁相时钟以及所述帧同步时钟，并生成所述再生位时钟和所述再生帧同步时钟。同时，本发明还公开了一种同步通信系统中的时钟再生系统，包括：锁相环和逻辑器件。利用本发明的方法和系统，可高质量地再生不规则的帧同步时钟，并可获得与再生帧同步时钟完全同步的再生位时钟。同时，本发明的时钟再生系统还具有良好的兼容性、扩展性，可以很好的与现有的通信单板兼容。

Description

一种同步通信系统时钟再生方法及系统
技术领域
本发明涉及一种同步通信系统中时钟再生方法及系统，特别涉及一种利用时钟锁相环和可编程逻辑器件，对同步通信系统中的时钟进行本地再生的方法及系统。
背景技术
在数字通信系统中，传送和交换的信号是对信息进行编码后的比特流，因而具有特定的传输比特率。因此，若要求通信系统中的各数字设备相互间都能准确无误地进行数据交换，就要求系统中各种数字设备的时钟信号以相同的频率和相位来处理比特流，即保持同步通信。
我国的通信网采用主从同步方式，即利用数字设备的内部时钟模块作为节点时钟，使它能与上一级时钟信号保持同步，以实现数据通信。因此，系统时钟的性能将直接影响到系统的工作状态。由于系统同步时钟传输距离长，易受外界干扰而使品质变差，因此必须对传输的位时钟和帧同步时钟进行本地再生。
从相关资料上看，现有的时钟再生方法主要为，使用锁相环对外部输入时钟倍频，然后再对倍频信号进行分频，以产生与原输入信号同频的时钟。然而，使用锁相环倍频后的输出时钟实际上也在小范围内漂移，因此可能导致产生的信号和原来的帧同步信号不满足设定关系，从而造成通信错误。另外，由于帧同步时钟不是规则的时钟信号，在大多数情况下其占空比不是1∶1，因而仅使用锁相环无法进行帧同步时钟的再生。
图1为利用现有时钟再生系统的单板硬件结构图。
如图1所示，该系统的硬件结构主要包括锁相环11、逻辑器件12、数据处理单元13、时钟数据接口14以及CPU最小系统15。其中，CPU最小系统15中包括CPU、引导系统(BOOT)、随机存储器(RAM)、时钟(CLOCK)、网口等；数据处理单元13中包括电路交换芯片和协议处理器等；而时钟数据接口14包括系统时钟的输入、输出转换芯片以及数据的输入、输出转换芯片。锁相环11和逻辑器件12构成现有技术的时钟再生系统10。其中，锁相环11从时钟数据接口14接收位时钟16，并转化为锁相时钟18后输出到逻辑器件12，逻辑器件12将该锁相时钟18转化为再生位时钟19并送至数据处理单元13。数据处理单元13同时从时钟数据接口14接收帧同步钟17，并与该时钟数据接口14以及CPU最小系统分别进行数据交换。
发明内容
本发明目的是提供一种同步通信系统时钟再生系统及方法，以高质量地再生原帧同步时钟，并获得与该再生帧同步时钟同步的再生位时钟。
为了实现上述目的，本发明提出了一种时钟再生的方法，用于包括锁相环和逻辑器件的同步通信系统，将所述同步通信系统的位时钟和帧同步时钟转化为彼此同步的再生位时钟和再生帧同步时钟，该方法包括：步骤1，利用锁相环将所述位时钟转化为锁相时钟；步骤2，利用逻辑器件产生采样时钟，以供所述锁相环工作时使用；以及步骤3，所述逻辑器件接收所述步骤1中产生的锁相时钟以及所述帧同步时钟，并生成所述再生位时钟和所述再生帧同步时钟。
其中，所述步骤2包括，利用所述逻辑器件中的第一分频模块对所述步骤1中产生的锁相时钟进行分频，生成所述采样时钟。
其中，所述步骤3又包括：步骤31，利用所述逻辑器件中的第一分频模块对所述步骤1中产生的锁相时钟进行分频，生成与所述位时钟同频的第一时钟；步骤32，利用所述逻辑器件中的第二分频模块对步骤31中产生的第一时钟进行分频，生成与所述帧同步时钟同频的第二时钟；以及步骤33，利用所述逻辑器件中的同步处理模块对所述第一时钟和所述第二时钟进行同步校正，并生成所述再生位时钟和所述再生帧同步时钟。
在所述步骤33之前还包括，利用所述逻辑器件中的毛刺检测模块对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块；若检测结果合格，则执行所述步骤33。
在这里，所述再生位时钟与所述位时钟的频率和/或相位满足确定的关系；并且/或者，所述再生帧同步时钟与所述帧同步时钟的频率和/或相位满足确定的关系。
为了实现上述目的，本发明还提出了一种时钟再生系统，用于将同步通信系统中的位时钟和帧同步时钟转化为彼此同步的再生位时钟和再生帧同步时钟，该时钟再生系统包括：锁相环和逻辑器件，其中，所述锁相环，用于接收所述位时钟，转化为锁相时钟，并输入所述逻辑器件；所述逻辑器件，用于接收所述锁相时钟和所述帧同步时钟，产生所述锁相环工作所需的采样时钟并反馈给该锁相环，以及产生所述再生位时钟和所述再生帧同步时钟。
在这里，所述逻辑器件还包括：第一分频模块，用于对所述锁相时钟进行分频，以产生所述采样时钟和与所述位时钟同频的第一时钟；第二分频模块，用于对所述第一时钟进行分频，以产生与所述帧同步时钟同频的第二时钟；同步处理模块，用于对所述第一时钟和所述第二时钟进行同步校正，以生成所述再生位时钟和所述再生帧同步时钟；以及毛刺检测模块，用于对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块。
此外，本发明还提出了一种同步通信系统，包括同步通信处理单板，该单板又包括时钟再生系统和其它电路，其中所述时钟再生系统包括：锁相环和逻辑器件，所述锁相环，用于接收所述位时钟，转化为锁相时钟，并输入所述逻辑器件；所述逻辑器件，用于接收所述锁相时钟和所述帧同步时钟，产生所述锁相环工作所需的采样时钟并反馈给该锁相环，以及产生所述再生位时钟和所述再生帧同步时钟；以及其它电路，用于使用所述时钟再生系统输出的再生位时钟和/或在再生帧同步时钟作为通信时钟源。
其中，所述逻辑器件还包括：第一分频模块，用于对所述锁相时钟进行分频，以产生所述采样时钟和与所述位时钟同频的第一时钟；第二分频模块，用于对所述第一时钟进行分频，以产生与所述帧同步时钟同频的第二时钟；同步处理模块，用于对所述第一时钟和所述第二时钟进行同步校正，以生成所述再生位时钟和所述再生帧同步时钟；以及毛刺检测模块，用于对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块。
利用本发明的系统和方法，可高质量地再生占空比不是1∶1的帧同步时钟，并且可获得与再生帧同步时钟完全同步的再生位时钟。同时，本发明的时钟再生系统具有良好的兼容性、扩展性，可以很好的与现有的通信单板兼容。
下面结合附图和详细实施方式对本发明进行详细说明。
附图说明
图1为利用现有时钟再生系统的单板硬件结构图；
图2a为根据本发明的时钟再生系统的结构示意框图；
图2b为图2a中逻辑器件的内部逻辑框图；以及
图3为利用本发明时钟再生系统的单板的硬件结构图。
具体实施方式
图2a为根据本发明的时钟再生系统的结构示意框图。
如图2a所示，同步通信系统中的时钟再生系统100包括锁相环101和逻辑器件102。其中，锁相环101接收外部输入的带有干扰的位时钟103，转化为品质较好的锁相时钟105并输入逻辑器件102，锁相时钟105通常为位时钟103的N倍频(N为正整数)；而逻辑器件102产生锁相环101工作所必需的采样时钟106并反馈给锁相环101，同时接收外部输入的帧同步时钟104，其中采样时钟106的频率通常为输入的位时钟103的M倍(M由锁相环101及其工作方式决定)。逻辑器件102对接收到的信号进行处理，从而输出再生位时钟107和再生帧同步时钟108。
图2b为图2a中的逻辑器件102的内部逻辑框图。
如图2b所示，逻辑器件102又包括第一分频模块1021、第二分频模块1023、毛刺检测模块1025和同步处理模块1026。其中，第一分频模块1021接收锁相时钟105并输出采样时钟106和第一时钟(Temp CLKB)1022；第二分频模块1023接收Temp CLKB 1022并输出第二时钟(Temp CLKF)1024；毛刺检测模块1025检测帧同步时钟104，并将检测结果输出到同步处理模块1026；而同步处理模块1026接收Temp CLKB 1022和Temp CLKF 1024，并根据毛刺检测模块1025的检测结果生成再生位时钟107和再生帧同步时钟108。
接下来，说明同步通信系统中进行时钟再生的方法，其步骤包括：
步骤1，利用锁相环101将输入的位时钟103生成与其基本同步且无毛刺的锁相时钟105，并送入逻辑器件102；
步骤2，利用第一分频模块1021对步骤1产生的锁相时钟105进行分频，并生成采样时钟106以及与位时钟103同频的Temp CLKB 1022；
步骤3，利用第二分频模块1023对步骤2产生的Temp CLKB 1022继续分频，并生成与帧同步时钟104同频的Temp CLKF 1024；
步骤4，利用毛刺检测模块1025对外部输入的帧同步时钟104进行毛刺检测，并将检测结果发送到同步处理模块1026；
步骤5，若步骤4中的检测结果为无毛刺，则同步处理模块1026对TempCLKB 1022和Temp CLKF 1024进行同步校正，并生成分别与输入的位时钟103和帧同步时钟104同频且同相位的再生位时钟107和再生帧同步时钟108，从而完成时钟再生。
需要注意，通过逻辑器件102也可以生成与位时钟103的频率/相位满足其它确定关系的再生位时钟107，如，2倍频关系、3倍频关系、超前1/4周期和/或滞后1/2周期等；类似的，还可以产生与帧同步时钟104的频率/相位满足其它确定关系的再生帧同步时钟108。具体的相位/频率关系可根据实际需求来确定。
下面，结合一个实施例对本发明的系统和方法作进一步说明。
图3所示为利用了本发明的时钟再生系统的单板硬件结构。其中，时钟再生系统220中的锁相环221和逻辑器件222彼此相连；CPU最小系统210、电路交换芯片230和逻辑器件222彼此两两互连；时钟接口250分别与锁相环221和逻辑器件222相连；而数据接口260与电路交换芯片230相连。在这里，锁相环221选用了TRU050芯片。
值得注意，单板中还可以包括有其它电路240，并且通过增加相应的连线，该其它电路240可以与CPU最小系统210、逻辑器件222和/或数据接口260等相连，从而也可以使用由时钟再生系统220输出的同步时钟信号。这样就使得本发明的时钟再生系统220具有良好的兼容性、扩展性，并使得继续开发该单板的附加成本低廉。
包括有本发明时钟再生系统的单板的处理步骤包括：
步骤1，利用时钟接口250将外界输入的差分时钟信号转化为单极性时钟信号，并分别送入锁相环221和逻辑器件222；
步骤2，锁相环221与逻辑器件222相配合，高质量地再生步骤1中输入的位时钟和帧同步时钟；
步骤3，逻辑器件222将步骤2中再生的时钟信号提供给CPU最小系统210中的CPU和其它单元，如网络交换器等；
步骤4，利用数据接口260将外部输入的数据信号转化为本单板的信号，并送入电路交换芯片230；
步骤5，CPU最小系统210配合数据处理单元，完成同步通信信令和数据处理；
步骤6，利用时钟接口250/数据接口260向外部发送处理后的时钟信号/数据信号。
与现有技术相比，本发明具有以下一些优点：第一，时钟再生系统中引入锁相环，从而能够使再生时钟信号的频率和相位准确可靠，并且减少了因时钟信号的毛刺造成的通信断链、数据丢失或设备复位的可能性，极大的提高了系统可靠性；第二，在逻辑器件内部进行时钟再生，从而能够根据实际需要产生与输入时钟信号的频率/相位满足特定关系的再生时钟信号，并且可以适应不同频率/相位的输入时钟信号，使系统具有良好的兼容性、扩展性，有利于系统功能的扩展；第三，本发明所使用的逻辑器件可以是一般通信系统单板中都具有的可编程逻辑器件，因而系统结构简单，开发成本低；第四，通过增加相应连线，可将时钟再生系统输出的再生时钟信号作为整个单板的通信时钟源，从而降低单板开发的附加成本。
应当指出，虽然通过上述实施方式对本发明进行了描述，然而本发明还可有其它多种实施方式。在不脱离本发明精神和范围的前提下，熟悉本领域的技术人员显然可以对本发明做出各种相应的改变和变形，但这些改变和变形都应当属于本发明所附权利要求及其等效物所保护的范围内。

Claims (9)

1、一种时钟再生的方法，用于包括锁相环和逻辑器件的同步通信系统，将所述同步通信系统的位时钟和帧同步时钟转化为彼此同步的再生位时钟和再生帧同步时钟，其特征在于，该方法包括：
步骤1，利用所述锁相环将所述位时钟转化为锁相时钟；
步骤2，利用所述逻辑器件产生采样时钟，以供所述锁相环工作时使用；以及
步骤3，所述逻辑器件接收所述步骤1中产生的锁相时钟以及所述帧同步时钟，并生成所述再生位时钟和所述再生帧同步时钟。
2、根据权利要求1所述的方法，其特征在于，所述步骤2包括，利用所述逻辑器件中的第一分频模块对所述步骤1中产生的锁相时钟进行分频，生成所述采样时钟。
3、根据权利要求1所述的方法，其特征在于，所述步骤3又包括：
步骤31，利用所述逻辑器件中的第一分频模块对所述步骤1中产生的锁相时钟进行分频，生成与所述位时钟同频的第一时钟；
步骤32，利用所述逻辑器件中的第二分频模块对步骤31中产生的第一时钟进行分频，生成与所述帧同步时钟同频的第二时钟；以及
步骤33，利用所述逻辑器件中的同步处理模块对所述第一时钟和所述第二时钟进行同步校正，并生成所述再生位时钟和所述再生帧同步时钟。
4、根据权利要求3所述的方法，其特征在于，在所述步骤33之前还包括，利用所述逻辑器件中的毛刺检测模块对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块；若检测结果合格，则执行所述步骤33。
5、根据权利要求1或3所述的方法，其特征在于，所述再生位时钟与所述位时钟的频率和/或相位满足确定的关系；并且/或者，所述再生帧同步时钟与所述帧同步时钟的频率和/或相位满足确定的关系。
6、一种时钟再生系统，用于将同步通信系统中的位时钟和帧同步时钟转化为彼此同步的再生位时钟和再生帧同步时钟，其特征在于，该时钟再生系统包括：锁相环和逻辑器件，其中，
所述锁相环，用于接收所述位时钟，转化为锁相时钟，并输入该逻辑器件；
所述逻辑器件，用于接收所述锁相时钟和所述帧同步时钟，产生所述锁相环工作所需的采样时钟并反馈给该锁相环，以及产生所述再生位时钟和所述再生帧同步时钟。
7、根据权利要求6所述的系统，其特征在于，所述逻辑器件还包括：
第一分频模块，用于对所述锁相时钟进行分频，以产生所述采样时钟和与所述位时钟同频的第一时钟；
第二分频模块，用于对所述第一时钟进行分频，以产生与所述帧同步时钟同频的第二时钟；
同步处理模块，用于对所述第一时钟和所述第二时钟进行同步校正，以生成所述再生位时钟和所述再生帧同步时钟；以及
毛刺检测模块，用于对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块。
8、一种同步通信系统，包括同步通信处理单板，所述单板又包括时钟再生系统和其它电路，其特征在于，
所述时钟再生系统又包括：锁相环和逻辑器件，所述锁相环，用于接收所述位时钟，转化为锁相时钟，并输入所述逻辑器件；所述逻辑器件，用于接收所述锁相时钟和所述帧同步时钟，产生所述锁相环工作所需的采样时钟并反馈给该锁相环，以及产生所述再生位时钟和所述再生帧同步时钟；
其它电路，用于使用所述时钟再生系统输出的再生位时钟和/或在再生帧同步时钟作为通信时钟源。
9、根据权利要求8所述的同步通信系统，其特征在于，所述逻辑器件还包括：
第一分频模块，用于对所述锁相时钟进行分频，以产生所述采样时钟和与所述位时钟同频的第一时钟；
第二分频模块，用于对所述第一时钟进行分频，以产生与所述帧同步时钟同频的第二时钟；
同步处理模块，用于对所述第一时钟和所述第二时钟进行同步校正，以生成所述再生位时钟和所述再生帧同步时钟；以及
毛刺检测模块，用于对所述帧同步时钟进行毛刺检测，并将检测结果送至所述同步处理模块。
CN 200610011361 2006-02-23 2006-02-23 一种同步通信系统时钟再生方法及系统 Pending CN101026448A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200610011361 CN101026448A (zh) 2006-02-23 2006-02-23 一种同步通信系统时钟再生方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200610011361 CN101026448A (zh) 2006-02-23 2006-02-23 一种同步通信系统时钟再生方法及系统

Publications (1)

Publication Number Publication Date
CN101026448A true CN101026448A (zh) 2007-08-29

Family

ID=38744401

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200610011361 Pending CN101026448A (zh) 2006-02-23 2006-02-23 一种同步通信系统时钟再生方法及系统

Country Status (1)

Country Link
CN (1) CN101026448A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103019986A (zh) * 2012-12-07 2013-04-03 陕西千山航空电子有限责任公司 一种并行通讯总线及数据传输方法
CN101764663B (zh) * 2009-12-25 2013-06-05 福建星网锐捷网络有限公司 集中式语音的同步处理方法、系统及语音通信处理设备
CN107276053A (zh) * 2017-07-13 2017-10-20 天津凯发电气股份有限公司 一种光纤纵差保护装置及数据同步方法
CN109525381A (zh) * 2018-12-11 2019-03-26 中国电子科技集团公司第五十四研究所 一种适于辅助复分接器的时钟同步装置
CN110708133A (zh) * 2019-09-29 2020-01-17 杭州晨晓科技股份有限公司 一种基于fpga的系统内时钟同步和时间同步的方法及装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101764663B (zh) * 2009-12-25 2013-06-05 福建星网锐捷网络有限公司 集中式语音的同步处理方法、系统及语音通信处理设备
CN103019986A (zh) * 2012-12-07 2013-04-03 陕西千山航空电子有限责任公司 一种并行通讯总线及数据传输方法
CN103019986B (zh) * 2012-12-07 2015-12-02 陕西千山航空电子有限责任公司 一种并行通讯总线及数据传输方法
CN107276053A (zh) * 2017-07-13 2017-10-20 天津凯发电气股份有限公司 一种光纤纵差保护装置及数据同步方法
CN107276053B (zh) * 2017-07-13 2019-09-20 天津凯发电气股份有限公司 一种光纤纵差保护装置及数据同步方法
CN109525381A (zh) * 2018-12-11 2019-03-26 中国电子科技集团公司第五十四研究所 一种适于辅助复分接器的时钟同步装置
CN110708133A (zh) * 2019-09-29 2020-01-17 杭州晨晓科技股份有限公司 一种基于fpga的系统内时钟同步和时间同步的方法及装置
CN110708133B (zh) * 2019-09-29 2021-07-27 杭州晨晓科技股份有限公司 一种基于fpga的系统内时钟同步和时间同步的方法及装置

Similar Documents

Publication Publication Date Title
US8023602B2 (en) Serial data communication apparatus and methods of using a single line
CN100571116C (zh) 一种数据时钟恢复电路
CN106301378B (zh) 一种高速dac同步方法及电路
CN104850524A (zh) 一种跨时钟域的ahb总线桥接方法和装置
CN101026448A (zh) 一种同步通信系统时钟再生方法及系统
JPH02202734A (ja) 同期式多重化装置のリフレーム回路
US6385319B1 (en) Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler
CN102946306B (zh) 时钟数据恢复电路结构及数字化时钟数据恢复方法
CN102724033A (zh) 实现主备时钟相位对齐的方法和主控单板
JP2001352318A (ja) 送信回路とその方法、受信回路とその方法およびデータ通信装置
CN101621346B (zh) 一种具有自适应反馈的源同步接收装置及源同步方法
US8675798B1 (en) Systems, circuits, and methods for phase inversion
CN106209292B (zh) 一种利用过采样方法实现stm-1的sdh光接口的方法与装置
CN110768778B (zh) 一种单线通信电路、通信方法及通信系统
CN105468561A (zh) 一种高速异步串行通信方法
JPH04137935A (ja) クロック生成装置とデータ送受信装置及びその方法
CN101577598A (zh) 多路信号复用、解复用的方法、装置和系统
US8711018B2 (en) Providing a feedback loop in a low latency serial interconnect architecture
CN210518362U (zh) 一种单线通信电路及通信系统
CN101751357B (zh) 一种数字锁相回路装置
CN101882967B (zh) 用于同步数字系列系统的时钟调整方法和线卡
CN207677750U (zh) 一种同步码检测系统
CN100397791C (zh) 传输系统开销处理芯片侧时钟域转换电路的asic实现方法
JP3487228B2 (ja) マンチェスタ符号化装置
Gupta et al. Analysis of Universal Asynchronous Receiver-Transmitter (UART)

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20070829