CN104850524A - 一种跨时钟域的ahb总线桥接方法和装置 - Google Patents

Abstract

本发明公开了一种跨时钟域的AHB总线桥接方法和装置，包括：主控制逻辑模块，根据主器件的总线信号生成主时钟域的总线控制信号；根据在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，根据从器件的响应信号和在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，当总线控制信号使能有效时，对同步的数据进行锁存采样；异步脉冲同步电路模块，将跨时钟域信号同步到对方时钟域中。本发明中主从器件在任意频率下都能够实现AHB协议。

Description

一种跨时钟域的AHB总线桥接方法和装置

技术领域

本发明涉及AHB(Advanced High performance Bus，先进高性能总线)技术领域，尤指一种跨时钟域的AHB总线桥接方法和装置。

背景技术

随着SOC(System on Chip，片上系统)集成电路功能复杂度增大和IP(Internet Protocol，网络互连协议)复用设计推广，片上总线设计成了关键问题。由ARM公司推出的AMBA(Advanced Microcontroller Bus Architecture，先进微控制器总线结构)AHB总线在数据传送中受到广泛使用。早期基于AHB总线的芯片设计中，主器件和从器件均在同一时钟域下工作。在现代低功耗设计中，多时钟域管理是个降低功耗的有效方法，使不同器件工作在不同时钟，例如低频率时钟模块处于低功耗状态。但是，涉及跨时钟域工作的情况下，AHB总线协议中异步时钟同步和主从器件的时钟频率不确定等问题尤显突出。

为了解决出现的问题，目前已有的两种方案，分别为：

第一种是针对跨时钟域中时钟异步的同步处理，从而实现高频率主器件到低频率从器件的AHB总线协议传送。但是，时钟异步的同步处理仅仅实现高频率主器件到低频率从器件这种固定情况，针对低频率主器件到高频率从器件，特别是主从器件任意频率的情况，不能正确实现AHB总线协议传送。

第二种是针对数据异步传送中，为了防止丢失数据，采用FIFO(First InputFirst Output，先入先出队列)将异步数据保存。但是，增加FIFO来防止异步数据丢失，将增加电路的面积成本和逻辑设计复杂度。

发明内容

为了解决上述技术问题，本发明提供了一种跨时钟域的AHB总线桥接方法和装置，主从器件在任意频率下都能够实现AHB协议，而且能够保证异步数据的完整性。

为了达到本发明目的，本发明提供了一种跨时钟域的AHB总线桥接装置，包括：主控制逻辑模块，用于根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；从控制逻辑模块，用于根据来自从器件反馈的响应信号和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；主时钟和从时钟数据锁存模块，用于接收来自所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号，并当所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号使能有效时，对同步的数据进行锁存采样；以及异步脉冲同步电路模块，用于将所述主控制逻辑模块和/或所述从控制逻辑模块中的跨时钟域信号进行跨时钟同步处理。

本发明还提供了一种跨时钟域的AHB总线桥接方法，包括：主控制器逻辑模块根据来自主器件发送的总线信号产生主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；所述主控制器逻辑模块将所述主时钟域的总线控制信号输出到主时钟和从时钟数据锁存模块以及异步时钟同步电路；当所述主时钟域的总线控制信号使能有效时，所述主时钟和从时钟数据锁存模块将输入的主器件总线信号在主时钟域下进行锁存；所述异步时钟同步电路将主时钟域的总线控制信号同步到从时钟域中，产生从时钟域的总线控制信号，并输出到从控制器逻辑模块；所述从控制器逻辑模块根据所述从时钟域的总线控制信号生成从控制器的总线数据信号，并输入到所述主时钟和从时钟数据锁存模块，用从时钟去采样锁存的主器件的总线数据信号；从器件在接到总线传输时序后，将完成响应信号和读操作时数据信号传输回到主时钟域。

本发明中跨时钟域的主从器件任意频率时钟下，都可以正确实现异步信号的时序传输。通过同步电路单元将脉冲转换成电平信号传递，在另一时钟域重新生成脉冲的方法，既可以防止脉冲丢失，也减少亚稳态现象。通过AHB协议信号的控制来保证AHB协议时序的传输，不需要增加外部引脚和fifo，只需总线内部相关信号的逻辑电路，面积和和设计难度降低，缩短研发设计时间。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1是本发明的一种实施例中跨时钟域的AHB总线桥接的应用场景示意图。

图2是本发明的一种实施例中跨时钟域的AHB总线桥接装置的逻辑结构示意图。

图3是本发明的一种实施例中跨时钟域的AHB总线桥接装置中同步电路单元的电路结构示意图。

图4是本发明的一种实施例中跨时钟域的AHB总线桥接装置中同步电路单元的波形示意图。

图5是本发明的一种实施例中跨时钟域的AHB总线桥接方法的流程示意图。

图6是本发明的一种实施例中AHB总线时序的示意图。

图7是本发明的一种实施例中跨时钟域的AHB总线桥接电路仿真结果的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

图1是本发明的一种实施例中跨时钟域的AHB总线桥接的应用场景示意图。如图1所示，在本发明的一具体实施例中，主器件M、AHB总线、从器件A处于同一个主时钟域，跨时钟域从器件X处于不同于主时钟的从时钟域，其中主时钟域和从时钟域的频率和相位均没有特定关系。从器件X通过跨时钟域的AHB总线桥接装置和AHB总线连接，实现了跨时钟域下异步信号的时序传输。

图2是本发明的一种实施例中跨时钟域的AHB总线桥接装置的逻辑结构示意图。如图2所示，该桥接装置包括主时钟和从时钟数据锁存模块、主控制逻辑模块、从控制逻辑模块以及异步脉冲同步电路模块，其中：

主时钟和从时钟数据锁存模块，用于当控制信号使能有效时，对同步的数据进行锁存采样。

在本发明的具体实施例中，控制信号由主控制逻辑模块、从控制逻辑模块、和/或异步脉冲同步电路模块产生。主时钟和从时钟数据锁存模块接收控制信号，当控制信号使能有效时，对同步的数据进行锁存采样，同步的数据包括在主时钟域下的主器件总线信号和在从时钟域下的从器件总线信号。如此，达到稳定总线信号，并实现对跨时钟域的总线信号传递采样的功能。

其中，主时钟和从时钟数据锁存模块锁存采样的主器件总线信号，均是标准AHB协议信号，包括：

hsel是1位信号线，用于标识来自AHB主器件传输选择使能；

haddr是32位信号线，用于标识来自AHB主器件传输的地址；

hsize是3位信号线，用于标识来自AHB主器件传输的数据宽度；

htrans是2位信号线，用于标识来自AHB主器件传输的有效性；

hburst是3位信号线，用于标识来自AHB主器件传输的突发类型；

hwrite是1位信号线，用于标识来自AHB主器件传输的读写类型；

hready是1位信号线，用于标识来自AHB主器件传输的准备信号；

hwdata是32位信号线，用于标识来自AHB主器件的写数据；

hrdata是32位信号线，用于标识反馈到AHB主器件的读数据；

hresp是2位信号线，用于标识反馈到AHB主器件的响应信号；

主时钟和从时钟数据锁存模块锁存采样的从器件总线信号，均是标准AHB协议信号，包括：

xsel是1位信号线，用于标识输入到AHB从器件传输选择使能；

xaddr是32位信号线，用于标识输入到自AHB从器件传输的地址；

xsize是3位信号线，用于标识输入到AHB从器件传输的数据宽度；

xtrans是2位信号线，用于标识输入到AHB从器件传输的有效性；

xburst是3位信号线，用于标识输入到AHB从器件传输的突发类型；

xwrite是1位信号线，用于标识输入到AHB从器件传输的读写类型；

xready是1位信号线，用于标识输入到AHB从器件传输的准备信号；

xwdata是32位信号线，用于标识输入到AHB从器件的写数据；

xrdata是32位信号线，用于标识AHB从器件反馈的读数据；

xresp是2位信号线，用于标识AHB从器件反馈的响应信号；

主控制逻辑模块，用于根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号。

在本发明的具体实施例中，在主时钟域下，主控制逻辑模块通过主器件总线信号hsel和hready进行逻辑与操作，生成主时钟域的总线控制信号hsel_r；根据在主时钟域下采样的被从时钟域锁存的从器件总线信号x2hready，产生反馈到主器件的响应信号hrdy_x。

其中，hsel_r来自于主控制逻辑模块，并输出到主时钟和从时钟数据锁存模块和异步时钟同步电路。在hsel_r输入到主时钟和从时钟数据锁存模块中后，当hsel_r使能有效时，主时钟和从时钟数据锁存模块将输入的主器件总线信号(包括haddr、hsize、htrans、hwrite、hwdata等)，通过在主时钟域下寄存器寄存一拍的方式进行锁存，防止主器件总线信号在总线跳变中被修改，如此，主器件总线信号被锁存成稳定状态，等待后续在从时钟域下采样，实现稳定主器件总线信号的目的。在hsel_r输入到异步时钟同步电路后，异步时钟同步电路将主时钟域的总线控制信号hsel_r同步到从时钟域中，产生从时钟域的总线控制信号h2xsel。

x2hready来自于异步时钟同步电路模块，主控制逻辑模块接收来自所述异步时钟同步电路模块的x2hready，并输出到主时钟和从时钟数据锁存模块，用于在主时钟域下采样被从时钟域锁存的从器件的总线信号。当x2hready使能有效时，将已锁存稳定的xrdata和xresp，通过主时钟域下寄存器一拍的方式实现采样总线信号，从而将从器件总线信号转换成主时钟域输入到从器件的下的hrdata和hresp。

hrdy_x是从器件反馈到主器件的响应信号，是标准AHB信号之一，其信号状态由两部分控制，置低电平状态是通过判断hsel和hready进行与逻辑操作结果，如果为逻辑1时则将hrdy_x置低电平；置高电平状态是通过判断来自异步时候同步电路模块x2hready，如果为逻辑1时则将hrdy_x置高电平。

从控制逻辑模块，用于根据来自从器件反馈的响应信号和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号，生成用于从器件总线信号锁存的控制信号。

在本发明的具体实施例中，在从时钟域下，通过来自从器件反馈的响应信号xready_in和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号h2xsel进行逻辑与操作，生成用于从器件总线信号锁存的控制信号xready_r，输出到主时钟和从时钟数据锁存和异步时钟同步电路。

其中，xready_in是从器件反馈的响应信号，是标准AHB信号之一。

h2xsel来自于异步时钟同步电路模块，用于在从时钟域下采样被主时钟域锁存的主器件总线信号。当h2xsel使能有效时，将已锁存稳定的主器件总线信号hsel、addr、hsize、htrans、hbrust、hwrite、hready和hwdata等，通过从时钟域下寄存器寄存一拍的方式实现采样这些总线信号，从而将主器件总线信号转换成从时钟域输入到从器件的下的xsel、xaddr、xsize、xtrans、xbrust、xwrite、xready和xwdata。

xready_r来自于从控制逻辑模块，并输出到主时钟和从时钟数据和异步时钟同步电路。在xready_r输入到主时钟和从时钟数据锁存模块中后，当xready_r使能有效时，将输入进来的从器件总线信号，通过在从时钟域下寄存器寄存一拍的方式进行锁存，如此，实现稳定从器件总线信号的目的。异步时钟同步电路将xready_r同步到主时钟域中，产生主时钟域的总线控制信号x2hready。

异步脉冲同步电路模块，用于将主控制逻辑和从控制逻辑中跨时钟域信号同步到对方时钟域中。

在本发明的具体实施例中，异步脉冲同步电路模块采用同步电路将主时钟域下的hsel_r有效地同步到从时钟域下产生h2xsel，以及将从时钟域下的xready_r有效地同步到从时钟域下产生x2hready。

现有技术采用两拍同步电路，会存在快时钟域同步到慢时钟域时脉冲丢失，且传递脉冲容易亚稳态等缺陷。在本发明的具体实施例中，异步脉冲同步电路模块中采用同步电路，能够将主控制逻辑模块和从控制逻辑模块中每个跨时钟域信号进行跨时钟同步处理，保证了跨时钟域下异步数据传送的稳定性和完整性。

如图3所示的同步电路，该同步电路本身可实现将clk1时钟域下的din同步到clk2时钟域下的dout。具体地，主时钟域为clk1时钟域，从时钟域下为clk2时钟域，针对clk1时钟域的din脉冲信号，经过在clk1时钟域的寄存器DFF1寄存一拍后得到din_tg，din和din_tg做逻辑异或操作后输入到DFF1的输入；din_tg输入到clk2时钟域下寄存器DFF2进行第一级采样，采样结果din_tg1输入到clk2时钟域下寄存器DFF3进行第二级采样，得到两次采样的din_tg2是为了减少亚稳态的概率；同步到clk2时钟域下的din_tg2输入到寄存器DFF3寄存一次得到din_tg3，din_tg2和din_tg3两者进行逻辑异或操作得到同步到clk2时钟域下的dout脉冲信号。

如图4所示的同步电路单元的波形图，可看出在clk1时钟域下，通过将脉冲转换成电平信号传递，在clk2时钟域下，重新生成脉冲，既可以防止脉冲丢失，也减少亚稳态现象。

图5是本发明的一种实施例中跨时钟域的AHB总线桥接方法的流程示意图。图6是本发明的一种实施例中AHB总线时序的示意图。结合图5和图6所示，对于一个需要等待响应的AHB总线完整时序，主时钟域中一个读写操作总线时序中，在hready有效时，通过trans信号开始一个总线传输，直到从器件在跨时钟完成读写操作完毕，返回跨时钟域处理后的hready信号，一个总线传输结束。

继续参考图5所示，本发明的跨时钟域的AHB总线桥接方法包括以下步骤：

步骤501，主控制器逻辑模块根据来自主器件发送的总线信号生成主时钟域的总线控制信号，并输出到主时钟和从时钟数据锁存模块以及异步时钟同步电路；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号。

在本步骤中，通信操作时序开始于主控制器逻辑模块，主控制器逻辑模块通过将来自主器件发送的总线信号hsel和hready进行与操作，生成主时钟域的总线控制信号hsel_r，并输出到主时钟和从时钟数据锁存模块和异步时钟同步电路。由于此时总线传输还未传输到从器件，主器件的传输需要得到未完成响应，所以根据在主时钟域下采样的被从时钟域锁存的从器件总线信号x2hready，还需要生成反馈到主器件的一个低电平的总线响应信号hrdy_x。

其中，hsel_r、x2hready和hrdy_x在前述的跨时钟域的AHB总线桥接装置中进行了详细描述，故在此不赘述。

步骤502，当主时钟域的总线控制信号使能有效时，主时钟和从时钟数据锁存模块将输入的主器件总线信号在主时钟域下进行锁存；异步时钟同步电路将主时钟域的总线控制信号同步到从时钟域中，产生从时钟域的总线控制信号，并输出到从控制器逻辑模块。

在本步骤中，在主时钟域的总线控制信号hsel_r输入到主时钟和从时钟数据锁存模块中后，当hsel_r使能有效时，主时钟和从时钟数据锁存模块将输入的主器件总线信号(包括haddr、hsize、htrans、hwrite、hwdata等)通过在主时钟域下寄存器寄存一拍的方式进行锁存，防止主器件总线信号在总线跳变中被修改，如此，主器件总线信号被锁存成稳定状态，等待后续在从时钟域下采样，实现稳定主器件总线信号的目的。

在主时钟域的总线控制信号hsel_r输入到异步时钟同步电路后，异步时钟同步电路将hsel_r同步到从时钟域中，产生从时钟域的总线控制信号h2xsel。

其中，h2xsel、haddr、hsize、htrans、hwrite、hwdata在前述的跨时钟域的AHB总线桥接装置中进行了详细描述，故在此不赘述。

步骤503，从控制器逻辑模块根据从时钟域的总线控制信号生成从控制器的总线数据信号，并输入到主时钟和从时钟数据锁存模块以及异步时钟同步电路，用从时钟去采样锁存的主控制器的总线数据信号。

在本步骤中，在从时钟域的总线控制信号h2xsel输入到从控制器逻辑模块后，根据h2xsel生成标准的xsel和xready控制信号，并输入到主时钟和从时钟数据锁存模块，用从时钟去采样锁存的主控制器的总线数据信号，至此总线传输时序已经从主时钟域到从时钟域。

其中，xsel、xready在前述的跨时钟域的AHB总线桥接装置中进行了详细描述，故在此不赘述。

步骤504，从器件在接到总线传输时序后，将完成响应信号和读操作时数据信号传输回到主时钟域。

具体地，从器件在接到总线传输时序后，将读操作时数据信号xrdata传输到主时钟和从时钟数据锁存模块中，并将完成响应信号xready_in通过从控制逻辑模块内的寄存器产生xready_r。xready_r输入到主时钟和从时钟数据锁存模块中将xrdata数据锁存，从而得到在从时钟域稳定电平信号。xready_r同时通过异步脉冲电路同步到主时钟域中x2hready，x2hready作用于时钟和从时钟数据锁存模块，用主时钟采样xrdata得到主时钟域的hrdata。x2hready同时输入到在主控制逻辑，置高主控制域中总线响应信号hrdy_x。

其中，xrdata、xready_r、x2hready、hrdy_x在前述的跨时钟域的AHB总线桥接装置中进行了详细描述，故在此不赘述。

下面以一具体实例对本发明的跨时钟域的AHB总线桥接方法做进一步的说明。

图6是本发明的一种实施例中AHB总线时序的示意图。如图6所示，对于一个需要等待响应的AHB总线完整时序，主时钟域中一个读写操作总线时序中，在hready有效时，通过trans信号开始一个总线传输，直到从器件在跨时钟完成读写操作完毕，返回跨时钟域处理后的hready信号，一个总线传输才结束。

具体地，通信操作时序开始于主控制器逻辑模块，输入信号hsel和hready进行与操作，产生总线控制信号hsel_r，代表总线选择对跨时钟域从器件进行读写。由于此时总线传输还未传输到从器件，主器件的传输需要得到未完成响应，所以需要生成主器件一个低电平的总线响应信号hrdy_x。

hsel_r输入到主时钟和从时钟数据锁存模块中后，主时钟和从时钟数据锁存模块将来自总线输入的数据信号(包括haddr、hsize、htrans、hwrite、hwdata)，进行寄存器锁存，防止在后续操作中，这些有效信号在总线跳变中被修改。这些信号被锁存成稳定状态，等待后续从时钟域下采样。

hsel_r同时通过异步脉冲电路同步到从时钟域中，产生从时钟域的总线控制信号h2xsel。

h2xsel在从控制逻辑中，产生标准的xsel和xready控制信号，并输入到主时钟和从时钟数据锁存模块，用从时钟去采样稳定的总线数据信号，至此总线传输时序已经从主时钟域到从时钟域。

从器件在接到总线传输时序后，完成操作后，需要将完成响应xready_in和读操作时数据信号xrdata传输回到主时钟域。

xready_in通过从控制逻辑模块内寄存器产生xready_r。xready_r输入到主时钟和从时钟数据锁存模块中将xrdata数据锁存，得到其在从时钟域稳定电平信号。

xready_r同时通过异步脉冲电路同步到主时钟域中x2hready。

x2hready作用于时钟和从时钟数据锁存模块，用主时钟采样xrdata得到主时钟域的hrdata。x2hready同时输入到在主控制逻辑，置高主控制域中总线响应信号hrdy_x，至此一次完整的总线传输结束。

图7是本发明的一种实施例中跨时钟域的AHB总线桥接电路仿真结果的示意图。通过仿真得到如图7所示结果，当主时钟和从时钟在异步不同频率的情况下，通过桥接装置电路实现了主器件和从器件在任意频率完成AHB总线的读写操作。

本发明中，跨时钟域的主从器件任意频率时钟下，都可以正确实现异步信号的时序传输。通过同步电路单元将脉冲转换成电平信号传递，在另一时钟域重新生成脉冲的方法，既可以防止脉冲丢失，也减少亚稳态现象。通过AHB协议信号的控制来保证AHB协议时序的传输，不需要增加外部引脚和fifo，只需总线内部相关信号的逻辑电路，面积和和设计难度降低，缩短研发设计时间。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (12)

1.一种跨时钟域的AHB总线桥接装置，其特征在于，包括：

主控制逻辑模块，用于根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；

从控制逻辑模块，用于根据来自从器件反馈的响应信号和来自异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号，生成从时钟域的总线控制信号；

主时钟和从时钟数据锁存模块，用于接收来自所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号，并当所述主时钟域的总线控制信号和/或所述从时钟域的总线控制信号使能有效时，对同步的数据进行锁存采样；以及

异步脉冲同步电路模块，用于将所述主控制逻辑模块和/或所述从控制逻辑模块中的跨时钟域信号进行跨时钟同步处理。

2.根据权利要求1所述的装置，其特征在于，所述主时钟和从时钟数据锁存模块中，同步的数据包括主时钟域下的主器件总线信号和从时钟域下的从器件总线信号，其中，

所述主时钟域下的主器件总线信号包括hsel、haddr、hsize、htrans、hburst、hwrite、hready、hwdata、hrdata和hresp中的一种或多种；

所述从时钟域下的从器件总线信号包括xsel、xaddr、xsize、xtrans、xburst、xwrite、xready、xwdata、xrdata和xresp中的一种或多种。

3.根据权利要求2所述的装置，其特征在于，所述主控制逻辑模块，具体用于：

在主时钟域下，所述主控制逻辑模块通过主器件总线信号hsel和hready进行逻辑与操作，生成主时钟域的总线控制信号hsel_r；根据在主时钟域下采样的被从时钟域锁存的总线信号x2hready，产生反馈到主器件的低电平的响应信号hrdy_x。

4.根据权利要求3所述的装置，其特征在于，所述主控制逻辑模块还用于：将所述hsel_r输出到所述主时钟和从时钟数据锁存模块和所述异步时钟同步电路，当所述hsel_r使能有效时，所述主时钟和从时钟数据锁存模块将输入的主器件总线信号，通过在主时钟域下寄存器寄存一拍的方式进行锁存；所述异步时钟同步电路将hsel_r同步到从时钟域中，产生在从时钟域下采样被主时钟域锁存的主器件总线信号h2xsel；

所述主控制逻辑模块根据在主时钟域下采样的被从时钟域锁存的总线信号x2hready，产生反馈到主器件的响应信号hrdy_x，具体为：

所述主控制逻辑模块接收来自所述异步时钟同步电路模块的在主时钟域下采样的被从时钟域锁存的总线信号x2hready，根据x2hready产生反馈到主器件的响应信号hrdy_x，且当所述hsel和所述hready进行与逻辑操作结果为1时，所述hrdy_x置低电平；

所述主控制逻辑模块还用于：将所述x2hready输出到所述主时钟和从时钟数据锁存模块，当所述x2hready使能有效时，所述主时钟和从时钟数据锁存模块在主时钟域下采样被从时钟域锁存的总线信号。

5.根据权利要求3或4所述的装置，其特征在于，所述从控制逻辑模块，具体用于：

在从时钟域下，所述从控制逻辑模块通过来自从器件反馈的响应信号xready_in和来自所述异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号h2xsel进行逻辑与操作，生成从时钟域的总线控制信号xready_r。

6.根据权利要求5所述的装置，其特征在于，所述从控制逻辑模块，还用于将所述xready_r输出到所述主时钟和从时钟数据锁存模块和所述异步时钟同步电路，当所述xready_r使能有效时，所述主时钟和从时钟数据锁存模块将输入的从器件总线信号，通过在从时钟域下寄存器寄存一拍的方式进行锁存；所述异步时钟同步电路将xready_r同步到主时钟域中，产生在主时钟域下采样的被从时钟域锁存的总线信号x2hready；

所述从控制逻辑模块接收来自所述异步时钟同步电路模块的h2xsel，并输出到所述主时钟和从时钟数据锁存模块，用于在从时钟域下采样被从时钟域锁存的从器件的总线信号。

7.根据权利要求6所述的装置，其特征在于，所述异步脉冲同步电路模块，具体用于：

所述异步脉冲同步电路模块采用同步电路将主时钟域下的hsel_r同步到从时钟域下产生h2xsel；将从时钟域下的xready_r同步到从时钟域下产生x2hready，其中所述同步电路将所述主控制逻辑模块和所述从控制逻辑模块中每个跨时钟域信号进行跨时钟同步处理，所述同步处理为在一时钟域下，将脉冲转换成电平信号传递，在另一时钟域下，重新生成脉冲。

8.一种跨时钟域的AHB总线桥接方法，其特征在于，包括：

主控制器逻辑模块根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号；

所述主控制器逻辑模块将所述主时钟域的总线控制信号输出到主时钟和从时钟数据锁存模块以及异步时钟同步电路；当所述主时钟域的总线控制信号使能有效时，所述主时钟和从时钟数据锁存模块将输入的主器件总线信号在主时钟域下进行锁存；所述异步时钟同步电路将主时钟域的总线控制信号同步到从时钟域中，产生从时钟域的总线控制信号，并输出到从控制器逻辑模块；

所述从控制器逻辑模块根据所述从时钟域的总线控制信号生成从控制器的总线数据信号，并输入到所述主时钟和从时钟数据锁存模块，用从时钟去采样锁存的主器件的总线数据信号；

从器件在接到总线传输时序后，将完成响应信号和读操作时数据信号传输回到主时钟域。

9.根据权利要求8所述的方法，其特征在于，所述主时钟域下的主器件总线信号包括hsel、haddr、hsize、htrans、hburst、hwrite、hready、hwdata、hrdata和hresp中的一种或多种；

所述从时钟域下的从器件总线信号包括xsel、xaddr、xsize、xtrans、xburst、xwrite、xready、xwdata、xrdata和xresp中的一种或多种。

10.根据权利要求9所述的方法，其特征在于，所述主控制器逻辑模块根据来自主器件发送的总线信号生成主时钟域的总线控制信号；根据来自异步时钟同步电路的在主时钟域下采样的被从时钟域锁存的从器件总线信号，产生反馈到主器件的响应信号，包括：

在主时钟域下，所述主控制逻辑模块通过主器件总线信号hsel和hready进行逻辑与操作，生成主时钟域的总线控制信号hsel_r；将所述hsel_r输出到所述主时钟和从时钟数据锁存模块和所述异步时钟同步电路，当所述hsel_r使能有效时，所述主时钟和从时钟数据锁存模块将输入的主器件总线信号，通过在主时钟域下寄存器寄存一拍的方式进行锁存；所述异步时钟同步电路将hsel_r同步到从时钟域中，产生在从时钟域下采样被主时钟域锁存的主器件总线信号h2xsel；

所述主控制逻辑模块接收来自所述异步时钟同步电路模块的在主时钟域下采样的被从时钟域锁存的总线信号x2hready，根据x2hready产生反馈到主器件的响应信号hrdy_x，且当所述hsel和所述hready进行与逻辑操作结果为1时，所述hrdy_x置低电平；

所述主控制逻辑模块将所述x2hready输出到所述主时钟和从时钟数据锁存模块，当所述x2hready使能有效时，所述主时钟和从时钟数据锁存模块在主时钟域下采样被从时钟域锁存的总线信号。

11.根据权利要求10所述的方法，其特征在于，所述从控制器逻辑模块根据所述从时钟域的总线控制信号生成从控制器的总线数据信号，并输入到所述主时钟和从时钟数据锁存模块，用从时钟去采样锁存的主控制器的总线数据信号，包括：

在从时钟域下，所述从控制逻辑模块通过来自从器件反馈的响应信号xready_in和来自所述异步时钟同步电路的在从时钟域下采样被主时钟域锁存的主器件总线信号h2xsel进行逻辑与操作，生成从时钟域的总线控制信号xready_r；

所述从控制逻辑模块将所述xready_r输出到所述主时钟和从时钟数据锁存模块和所述异步时钟同步电路，当所述xready_r使能有效时，所述主时钟和从时钟数据锁存模块将输入的从器件总线信号，通过在从时钟域下寄存器寄存一拍的方式进行锁存；所述异步时钟同步电路将xready_r同步到主时钟域中，产生在主时钟域下采样的被从时钟域锁存的总线信号x2hready。

12.根据权利要求11所述的方法，其特征在于，所述从器件在接到总线传输时序后，将完成响应信号和读操作时数据信号传输回到主时钟域，包括：

所述从器件在接到总线传输时序后，将读操作时数据信号xrdata传输到所述主时钟和从时钟数据锁存模块中，并将完成响应信号xready_in通过所述从控制逻辑模块内的寄存器产生xready_r；

所述从控制逻辑模块将所述xready_r输入到所述主时钟和从时钟数据锁存模块中将xrdata数据锁存；

所述从控制逻辑模块将所述xready_r输入到所述异步时钟同步电路，所述异步脉冲电路同步到主时钟域中生成x2hready；

所述异步脉冲电路将x2hready输入到所述主时钟和从时钟数据锁存模块中，用主时钟采样xrdata得到主时钟域的hrdata；

所述异步脉冲电路将x2hready输入到所述主控制逻辑模块，置高主控制域中总线响应信号hrdy_x。