CN111324562B - 一种ahb总线跨时钟域的系统及工作方法 - Google Patents

一种ahb总线跨时钟域的系统及工作方法 Download PDF

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Abstract

本发明公开了一种AHB总线跨时钟域的系统，包括：主时钟数据锁存模块、主时钟数据合并模块、主时钟数据存储模块、从控制逻辑模块、从时钟数据锁存模块、从时钟数据合并模块、从时钟数据存储模块和主控制逻辑模块。本发明还公开了一种AHB总线跨时钟域的工作方法，实现在主时钟域和从时钟域下数据的读操作和写操作。本发明实现了AHB总线跨时钟域处理，能够降低跨时钟域过程的延迟，减小对AHB总线带宽的占用量，降低需要同步的信号位宽，降低同步过程中出错的几率。

Description

一种AHB总线跨时钟域的系统及工作方法
技术领域
本发明涉及芯片设计领域，具体涉及一种AHB总线跨时钟域的系统及工作方法。
背景技术
片上系统(System on Chip，SoC)已经成为现在大规模数字集成电路设计的主流技术。SoC芯片一般由多个IP模块构成，如嵌入式中央处理器(Central Processing Unit，CPU)、数字信号处理器((Digital Signal Processor，DSP)、各功能模块、存储模块、外部接口模块等。主模块(CPU)与从模块(其他子模块)之间由片上总线相连接，以完成控制信号和数据信号的传递。目前应用广泛的SoC总线协议有ARM公司的高级微处理器总线架构(Advanced Microcontroller Bus Architecture，AMBA)总线协议，AMBA协议包括高级可扩展总线(Advanced eXtensible Interface，AXI)、高级高性能总线(Advanced Highperformance Bus，AHB)、外围总线(Advanced Peripheral Bus，APB)等总线协议，其中以AHB总线协议传输速率快，复杂度适中，是一种高性能、低延迟的片内总线，非常适用于需要带宽较低的控制命令传输。
在实际设计中，由于某些子模块无法直接使用AHB总线的时钟频率，需要使用较低频率的时钟作为接口时钟，因此需要将AHB总线做跨时钟域处理以符合子模块的要求。而由于输入时钟与模块时钟不一致，极容易导致亚稳态的出现，会对整体设计造成极大影响。
发明内容
为了解决上述技术问题，本发明提出了一种AHB总线跨时钟域的系统及工作方法，实现了AHB总线跨时钟域处理，能够降低跨时钟域过程的延迟，减小对AHB总线带宽的占用量，降低需要同步的信号位宽，降低同步过程中出错的几率。
为实现上述目的，本发明采用以下技术方案：
一种AHB总线跨时钟域的系统，包括：
主时钟数据锁存模块，用于锁存采样主器件总线信号；
主时钟数据合并模块，用于将主时钟数据锁存模块锁存采样的主器件总线信号合并为主时钟数据缓存数组；
主时钟数据存储模块，用于存储主时钟数据缓存数组；
从控制逻辑模块，用于将主时钟数据缓存数组进行跨时钟域同步处理；
从时钟数据锁存模块，用于锁存采样从器件总线信号；
从时钟数据合并模块，用于将从时钟数据锁存模块锁存采样的从器件总线信号合并为从时钟数据缓存数组；
从时钟数据存储模块，用于存储缓存数组；
主控制逻辑模块，用于将从时钟数据缓存数组进行跨时钟域同步处理。
进一步地，所述主时钟数据存储模块包括主时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述主时钟数据缓存数组模块用于存储主时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断主时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针。
进一步地，所述缓存数组指针包括读指针和写指针。
进一步地，所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
进一步地，所述从时钟数据存储模块包括从时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述从时钟数据缓存数组模块用于存储从时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断从时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针。
进一步地，所述缓存数组指针包括读指针和写指针。
进一步地，所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
本发明还提出了一种AHB总线跨时钟域的工作方法，包括：
主时钟域下，将采样的主器件总线信号合并为主时钟数据缓存数组；
判断数据是否有效，数据有效时，主时钟数据缓存数组写使能置1；
判断缓存数组空满状况，当缓存数组不满时，通过格雷码更新主时钟数据缓存数组写指针，主时钟数据缓存数组写使能置0；
判断当前操作为AHB总线从从设备读取数据的读操作时，从时钟数据缓存数组读使能置1；
判断从时钟数据缓存数组空满状况，当从时钟数据缓存数组不为空时，从时钟数据缓存数组读使能置0；
从时钟域下，主时钟数据缓存数组读使能置1；
判断主时钟数据缓存数组是否为空，当主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针，读取主时钟数据；
主时钟数据缓存数组读使能置0；
判断当前操作为读操作时，从时钟数据缓存数组写入数据，主时钟数据缓存数组读出数据。
进一步地，所述判断缓存数组空满状况具体位置：
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
进一步地，所述从时钟数据缓存数组写入数据包括：
当读数据返回时，将返回数据合并；
从时钟数据缓存数组写使能置1；
从时钟数据缓存数组写指针与同步后的读指针比较，直到从时钟数据缓存数组不满时，从时钟数据缓存数组写使能置0；
所述主时钟数据缓存数组读出数据包括：
主时钟数据缓存数组读使能置1；
主时钟数据缓存数组读指针与同步后的写指针比较，直到主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针；
读取主时钟数据；
主时钟数据缓存数组读使能置0。
本发明的有益效果是：
本发明通过提出一种AHB总线跨时钟域的系统及工作方法，实现了AHB总线跨时钟域处理，使得CPU可以通过AHB总线访问AHB接口的低速设备，极大降低了由于输入时钟与模块时钟不一致而导致的亚稳态的出现概率。本发明将需要同步的多个AHB总线信号合并，降低信号总位宽，从而降低了同步过程中出错的几率。本发明采用基于格雷码的指针生成方式，降低了跨时钟域过程中出错的概率。
附图说明
图1是本发明AHB总线跨时钟域的系统的结构示意图；
图2是本发明AHB总线跨时钟域的系统在主时钟域的工作流程示意图；
图3是本发明AHB总线跨时钟域的系统在从时钟域的工作流程示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图1所示，本发明实施例公开了一种AHB总线跨时钟域的系统，包括：
主时钟数据锁存模块，用于锁存采样主器件总线信号；
主时钟数据合并模块，用于将主时钟数据锁存模块锁存采样的主器件总线信号合并为主时钟数据缓存数组；
主时钟数据存储模块，用于存储主时钟数据缓存数组；
从控制逻辑模块，用于将主时钟数据缓存数组进行跨时钟域同步处理；
从时钟数据锁存模块，用于锁存采样从器件总线信号；
从时钟数据合并模块，用于将从时钟数据锁存模块锁存采样的从器件总线信号合并为从时钟数据缓存数组；
从时钟数据存储模块，用于存储缓存数组；
主控制逻辑模块，用于将从时钟数据缓存数组进行跨时钟域同步处理。
所述主时钟数据存储模块包括主时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述主时钟数据缓存数组模块用于存储主时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断主时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针。
所述缓存数组指针包括读指针和写指针。
所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
所述从时钟数据存储模块包括从时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述从时钟数据缓存数组模块用于存储从时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断从时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针。
所述缓存数组指针包括读指针和写指针。
所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
具体地，主时钟数据锁存模块和从时钟数据锁存模块锁存采样的信号均为标准AHB协议信号，其中：
hclk是主器件时钟信号；
xclk是从器件时钟信号；
hsel是1位信号线，用于标识来自AHB主器件传输选择使能；hsel_d信号为hsel信号的锁存信号；
haddr是32位信号线，用于标识来自AHB主器件传输的地址；haddr_d信号为haddr信号的锁存信号；
hsize是3位信号线，用于标识来自AHB主器件传输的数据宽度；hsize_d信号为hsize信号的锁存信号；
htrans是2位信号线，用于标识来自AHB主器件传输的有效性；htrans_d信号为htrans信号的锁存信号；
hburst是3位信号线，用于标识来自AHB主器件传输的突发类型；hburst_d信号为hburst信号的锁存信号；
hwrite是1位信号线，用于标识来自AHB主器件传输的读写类型；hwrite_d信号为hwrite信号的锁存信号；
hready_d是1位信号线，用于标识反馈到AHB主器件的准备信号；hready信号为hready_d的锁存信号；
hwdata是32位信号线，用于标识来自AHB主器件的写数据；hwdata_d信号为hwdata信号的锁存信号；
hrdata是32位信号线，用于标识反馈到AHB主器件的读数据；hrdata_d信号为hrdata信号的锁存信号；
hresp是2位信号线，用于标识反馈到AHB主器件的响应信号；
xsel是1位信号线，用于标识输入到AHB从器件传输选择使能；
xaddr是32位信号线，用于标识输入到自AHB从器件传输的地址；
xsize是3位信号线，用于标识输入到AHB从器件传输的数据宽度；
xtrans是2位信号线，用于标识输入到AHB从器件传输的有效性；
xburst是3位信号线，用于标识输入到AHB从器件传输的突发类型；
xwrite是1位信号线，用于标识输入到AHB从器件传输的读写类型；
xready是1位信号线，用于标识AHB从器件反馈的准备信号；
xwdata是32位信号线，用于标识输入到AHB从器件的写数据；
xrdata是32位信号线，用于标识AHB从器件反馈的读数据；xrdata_d信号为xrdata信号的锁存信号；
xresp是2位信号线，用于标识AHB从器件反馈的响应信号；xresp_d信号为xresp信号的锁存信号。
图2示出了在主时钟域下的工作流程示意图：
主时钟数据合并模块将主时钟数据锁存模块锁存采样的主器件总线信号hsel_d、hwrite_d、htrans_d、hsize_d、hburst_d、haddr_d、hdata_d合并为主时钟数据缓存数组data。
判断数据是否有效，当地址周期AHB总线的hsel信号为1、htrans[1]信号为0、数据周期AHB总线的hready信号为1时，数据有效，否则重新合并AHB总线数据。
主时钟数据缓存数组写使能置1。
缓存数组的写指针和读指针初始值为0，缓存数组每写入一个数据，写指针+1，当写指针为N-1时(N表示数组深度)，再写入下一数据后，写指针为0；缓存数组每读出一个数据，读指针+1，当读指针为N-1时，再读出下一数据后，读指针为0。
主时钟数据缓存数组写指针与同步后的读指针比较，当读指针与写指针相等且标志位为0时，数组为空，当读指针与写指针相等且标志位为1时，数组为满。
当数组满时，重复上述比较步骤；当数组不满时，通过格雷码更新主时钟数据缓存数组写指针，重复上述比较步骤，同时主时钟数据缓存数组写使能置0。
主时钟数据缓存数组写使能置0后，判断AHB总线当前操作是否为AHB总线从从设备读取数据的读操作，如果不是，重新合并AHB总线数据；如果是，从时钟数据缓存数组读使能置1。
从时钟数据缓存数组读指针与同步后的写指针比较，当读指针与写指针相等且标志位为0时，数组为空。
当从时钟数据缓存数组为空时，重复判断；当从时钟数据缓存数组不为空时，从时钟数据缓存数组读使能置0，重新合并AHB总线数据。
图3示出了在从时钟域下的工作流程示意图：
主时钟数据缓存数组读使能置1。
主时钟数据缓存数组读指针与同步后的写指针比较。
判断主时钟数据缓存数组是否为空，当主时钟数据缓存数组为空时，重复上述比较步骤；当主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针，并重复上述比较步骤，同时读取主时钟数据。
读取主时钟数据后，主时钟数据缓存数组读使能置0。
设备准备好后，当前操作为读操作时，从时钟数据缓存数组写入数据，主时钟数据缓存数组读出数据。
具体地，从时钟数据缓存数组写入数据包括：
当读数据返回时，将返回数据合并，从时钟数据缓存数组写使能置1，从时钟数据缓存数组写指针与同步后的读指针比较，直到从时钟数据缓存数组不满时，从时钟数据缓存数组写使能置0。
主时钟数据缓存数组读出数据包括：
主时钟数据缓存数组读使能置1，主时钟数据缓存数组读指针与同步后的写指针比较，直到主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针，并读取主时钟数据，主时钟数据缓存数组读使能置0。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (8)

1.一种AHB总线跨时钟域的系统，其特征在于，包括：
主时钟数据锁存模块，用于锁存采样主器件总线信号；
主时钟数据合并模块，用于将主时钟数据锁存模块锁存采样的主器件总线信号合并为主时钟数据缓存数组；
主时钟数据存储模块，用于存储主时钟数据缓存数组；
从控制逻辑模块，用于将主时钟数据缓存数组进行跨时钟域同步处理；
从时钟数据锁存模块，用于锁存采样从器件总线信号；
从时钟数据合并模块，用于将从时钟数据锁存模块锁存采样的从器件总线信号合并为从时钟数据缓存数组；
从时钟数据存储模块，用于存储缓存数组；
主控制逻辑模块，用于将从时钟数据缓存数组进行跨时钟域同步处理；
所述主时钟数据存储模块包括主时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述主时钟数据缓存数组模块用于存储主时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断主时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针；
所述从时钟数据存储模块包括从时钟数据缓存数组模块、格雷码生成数组指针模块、空满控制逻辑模块和指针同步模块；
所述从时钟数据缓存数组模块用于存储从时钟数据缓存数组；
所述格雷码生成数组指针模块用于基于格雷码编码生成缓存数组指针；
所述空满控制逻辑模块用于判断从时钟数据缓存数组空满状况；
所述指针同步模块用于同步生成的缓存数组指针。
2.根据权利要求1所述的AHB总线跨时钟域的系统，其特征在于，所述缓存数组指针包括读指针和写指针。
3.根据权利要求2所述的AHB总线跨时钟域的系统，其特征在于，所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
4.根据权利要求1所述的AHB总线跨时钟域的系统，其特征在于，所述缓存数组指针包括读指针和写指针。
5.根据权利要求4所述的AHB总线跨时钟域的系统，其特征在于，所述空满控制逻辑模块通过缓存数组标志位判断空满状况；
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
6.一种AHB总线跨时钟域的工作方法，其特征在于，包括：
主时钟域下，将采样的主器件总线信号合并为主时钟数据缓存数组；
判断数据是否有效，数据有效时，主时钟数据缓存数组写使能置1；
判断缓存数组空满状况，当缓存数组不满时，通过格雷码更新主时钟数据缓存数组写指针，主时钟数据缓存数组写使能置0；
判断当前操作为AHB总线从从设备读取数据的读操作时，从时钟数据缓存数组读使能置1；
判断从时钟数据缓存数组空满状况，当从时钟数据缓存数组不为空时，从时钟数据缓存数组读使能置0；
从时钟域下，主时钟数据缓存数组读使能置1；
判断主时钟数据缓存数组是否为空，当主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针，读取主时钟数据；
主时钟数据缓存数组读使能置0；
判断当前操作为读操作时，从时钟数据缓存数组写入数据，主时钟数据缓存数组读出数据。
7.根据权利要求6所述的AHB总线跨时钟域的工作方法，其特征在于，所述判断缓存数组空满状况具体位置：
当读指针与写指针相等且标志位为0时，缓存数组为空；
当读指针与写指针相等且标志位为1时，缓存数组为满。
8.根据权利要求6所述的AHB总线跨时钟域的工作方法，其特征在于，所述从时钟数据缓存数组写入数据包括：
当读数据返回时，将返回数据合并；
从时钟数据缓存数组写使能置1；
从时钟数据缓存数组写指针与同步后的读指针比较，直到从时钟数据缓存数组不满时，从时钟数据缓存数组写使能置0；
所述主时钟数据缓存数组读出数据包括：
主时钟数据缓存数组读使能置1；
主时钟数据缓存数组读指针与同步后的写指针比较，直到主时钟数据缓存数组不为空时，通过格雷码更新主时钟数据缓存数组读指针；
读取主时钟数据；
主时钟数据缓存数组读使能置0。
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