CN105117360A - 基于fpga的接口信号重映射方法 - Google Patents

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Abstract

一种基于FPGA的接口信号重映射方法，涉及核电系统技术领域，所解决的是现有方法可靠性、可读性及可调试性差的技术问题。该方法将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片。本发明提供的方法，适用于核电保护系统平台。

Description

基于FPGA的接口信号重映射方法
技术领域
本发明涉及核电系统技术，特别是涉及一种基于FPGA的接口信号重映射方法的技术。
背景技术
FPGA技术具有结构规则、可靠性高等优点，仪控系统领域越来越多地采用FPGA技术实现各种通信协议、逻辑处理及控制等功能。在FPGA芯片使用场合，需要将芯片外部的信号引入芯片内部进行处理，在这个过程中可能会产生主时钟信号偏移、单根信号线输入输出双向数据信号导致的数据冲突、异步复位信号导致寄存器输出亚稳态、异步时钟域之间数据信号传输速错误、FPGA芯片内部的信号名可读性差等问题。
关于双向数据信号的传输方面，公开号为CN101833431A的中国专利公开了一种基于FPGA实现的双向高速FIFO存储器，该该双向高速FIFO存储器包括第一异步总线接口模块、第一通信信箱、第一单向异步FIFO读写模块、第二异步总线接口模块、第二通信信箱和第二单向异步FIFO读写模块；能够实现可编程逻辑的输出线宽，同步或异步的输入输出时钟，双向信箱通信功能。其利用FPGA实现双向FIFO，具有稳定、速度快、易于实现及占用资源少的优点，同时易于与其他逻辑功能集成，从而可以有效提高系统集成度减小系统尺寸降低功耗。另外，文献《FPGA中双向端口I/O的研究》针对现场可编程门阵列(FPGA)芯片的特点，研究FPGA中双向端口I/O的设计，同时给出仿真初始化双向端口I/O的方法。采用这种双向端口的设计方法，选用Xilinx的Spartan2E芯片设计一个多通道图像信号处理系统。
关于异步时钟域之间数据信号的传输方面，申请号为201010547869.X的中国专利文献公开了一种基于FPGA的单中断实时数据传输方法，该方法是将多个异步数据源的数据经过基于FPGA的单中断数据传输设备进行缓存，再发送到上位机的一种实时数据传输方法，属于实时信号处理技术领域。该方法首先根据不丢失数据下数据传输条件不等式选择合适的中断周期，然后在FPGA内部创建数据缓冲区，并且创建各数据缓冲区的写状态寄存器，接着根据缓冲区发出的半满和全满信号来产生一个周期性中断信号，上位机通过响应这个周期信号来触发中断服务程序从而完成实时连续传输目的。该方法相比多中断源触发方式，降低了软硬件编程调试的复杂度并且提高了系统的可靠性，由于每次中断产生的数据量大小相对稳定，故数据更便于集中进行批量传输和后处理。
关于FPGA芯片的全局复位信号处理方面，授权公告号为CN201805409U的中国专利公开了一种FPGA系统的复位电路，该电路实现了系统的可靠复位，提高了复位后系统的稳定性。该电路包括复位芯片和所述复位芯片的手控复位管脚相连接的复位支路，所述复位支路产生低电平信号，从而控制所述复位芯片产生作为系统复位信号的低电平信号。
但是，目前的核电仪控系统FPGA设计中，主时钟信号传输、双向数据传输信号传输、异步时钟域之间的数据传输、异步复位信号的传输以及不同信号名之间的映射都处于不同的功能模块内部，具有可读性及可调试性较差的缺陷，不利于FPGA的模块化设计及调试，也没有适用于核电保护系统平台领域的，能将保护系统平台中FPGA芯片所有外部信号可靠地传入FPGA芯片内部的技术。基于FPGA的保护系统平台的研发急需在一个功能模块解决上述问题，使得FPGA内部的逻辑模块可以专注于执行通信、算术运算、逻辑处理等功能，提高其可靠性、可读性及可调试性。
发明内容
针对上述现有技术中存在的缺陷，本发明所要解决的技术问题是提供一种能将FPGA芯片的外部信号可靠地传入FPGA芯片内部，使得FPGA内部的逻辑模块可以专注于执行通信、算术运算、逻辑处理等功能，从而提高其可靠性、可读性及可调试性的基于FPGA的接口信号重映射方法。
为了解决上述技术问题，本发明所提供的一种基于FPGA的接口信号重映射方法，其特征在于：
将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片；
其中，IO模块中包含有三态门电路、异步FIFO；
Core模块通过IO模块中的三态门电路与外部器件进行双向数据信号传输；
FPGA芯片外部的异步时钟域数据信号通过IO模块中的异步FIFO缓冲后输入Core模块。
进一步的，所述IO模块中包含有第一级寄存器、第二级寄存器；
将FPGA芯片外部的全局异步复位信号接入IO模块中的第一级寄存器的置位端口，将常数“0”作为第一级寄存器的输入，将第一级寄存器的输出作为第二级寄存器的输入，将第二级寄存器的输出作为全局复位信号的采样信号用以对FPGA芯片内部的其它寄存器进行复位。
本发明提供的基于FPGA的接口信号重映射方法，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片；从而避免及缓解了传输过程中的主时钟信号偏移、单根信号线上数据信号冲突、异步复位信号导致寄存器输出亚稳态、异步时钟域之间数据信号传输速错误、FPGA芯片内部的信号名可读性差等问题，使得Core模块可以专注于执行通信、算术运算、逻辑处理等功能，提高了可靠性、可读性及可调试性。
附图说明
图1是本发明实施例的基于FPGA的接口信号重映射方法的原理图；
图2是本发明实施例的基于FPGA的接口信号重映射方法中利用三态门电路实现双向数据信号传输的原理图；
图3是本发明实施例的基于FPGA的接口信号重映射方法中利用两级寄存器对异步复位信号进行采样的原理图。
具体实施方式
以下结合附图说明对本发明的实施例作进一步详细描述，但本实施例并不用于限制本发明，凡是采用本发明的相似结构及其相似变化，均应列入本发明的保护范围，本发明中的顿号均表示和的关系。
如图1所示，本发明实施例所提供的一种基于FPGA的接口信号重映射方法，其特征在于：
将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片，以缓解主时钟信号输出负载太多导致的时钟信号偏移；
其中，IO模块中包含有三态门电路、异步FIFO、第一级寄存器、第二级寄存器；
Core模块通过IO模块中的三态门电路与外部器件进行双向数据信号传输，以避免数据线被输入输出复用所导致的信号冲突；如图2所示，Dinout为FPGA芯片外部进行双向数据传输的信号线，Dout为Core模块的数据输出信号线，Din为Core模块的数据输入信号线，Z为控制三态门电路输出状态的信号线，当Z＝1时，三态门电路设置为高阻态，此时数据只能从Dinout信号线输入至Din信号线，Dinout信号线作为输入端口；当Z＝0时，三态门电路导通，数据从Dout信号线输出至Dinout双向信号线，此时Dinout信号线作为输出端口，从而通过控制Z信号线的高低电平控制了Core模块与Dinout信号线之间的数据双向传输；
FPGA芯片外部的异步时钟域数据信号通过IO模块中的异步FIFO缓冲后输入Core模块，以避免两个时钟域时钟信号不匹配所导致的数据丢失；本发明实施例的IO模块中的异步FIFO的位宽为8，深度为4，异步FIFO是指读写时钟不是同一个时钟，而是相互独立的，如图1所示，异步FIFO的输入数据信号Vdout由写数据时钟Clock1控制，异步FIFO的输出数据信号Vdin由读数据时钟Clock2控制，Vdout为FPGA芯片外部的信号，Vdin为Vdout传入Core模块的信号，异步FIFO在FPGA设计中主要用来缓冲数据和隔离时钟或相位差异，访问异步FIFO时不需要地址线，只需要数据线和读写控制信号线，数据地址由内部读写指针自动加1或减1进行控制，因此利用异步FIFO实现数据的缓存具有接口简单、读写方便的优点；
利用两级寄存器来对输入的异步复位信号进行采样，避免异步复位信号导致的寄存器输出信号的亚稳态问题；
异步复位信号是指在复位信号Reset输入FPGA芯片内部时，不受时钟信号的控制，可能在任意时间输入FPGA芯片内部，从而可能会导致寄存器的恢复/移除时间不满足要求，进而会导致寄存器输出数据亚稳态的产生，当一个触发器进入亚稳态时，就无法预测该输出电平，也无法预测何时输出才能稳定在某个电平上，在这期间，触发器会输出一些中间电平，或者可能处于振荡状态，从而导致系统不稳定；
如图3所示，本发明实施例将FPGA芯片外部的全局异步复位信号Reset接入IO模块中的第一级寄存器R1的置位端口，将常数“0”作为第一级寄存器R1的输入，将第一级寄存器R1的输出作为第二级寄存器R2的输入，将第二级寄存器R2的输出作为全局复位信号的采样信号Rst1用以对FPGA芯片内部的其它寄存器进行复位，由于Reset信号与时钟信号Clock之间不存在固定的时序关系，因此Reset信号可能不满足Clock信号的恢复/移除时间，第一级寄存器R1的输出端可能存在亚稳态，但这个亚稳态经过一个时钟周期后在绝大多数情况下都会消除，即第二级寄存器R2的输入端仍未稳定的状态不会持续太久，第二级寄存器R2输出与时钟信号Clock信号同步的采样信号Rst1，用以对FPGA芯片内部的其它寄存器R3、R4进行复位，这样异步复位信号Reset经过两级寄存器采样之后，输出与时钟信号Clock同步的采样信号Rst1，可避免全局异步复位信号可能导致的寄存器输出的亚稳态问题。

Claims (2)

1.一种基于FPGA的接口信号重映射方法，其特征在于：
将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片；
其中，IO模块中包含有三态门电路、异步FIFO；
Core模块通过IO模块中的三态门电路与外部器件进行双向数据信号传输；
FPGA芯片外部的异步时钟域数据信号通过IO模块中的异步FIFO缓冲后输入Core模块。
2.根据权利要求1所述的基于FPGA的接口信号重映射方法，其特征在于：所述IO模块中包含有第一级寄存器、第二级寄存器；
将FPGA芯片外部的全局异步复位信号接入IO模块中的第一级寄存器的置位端口，将常数“0”作为第一级寄存器的输入，将第一级寄存器的输出作为第二级寄存器的输入，将第二级寄存器的输出作为全局复位信号的采样信号用以对FPGA芯片内部的其它寄存器进行复位。
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EP16829550.9A EP3249543A4 (en) 2015-07-29 2016-01-04 Interface signal remapping method based on fpga
US15/565,870 US10318468B2 (en) 2015-07-29 2016-01-04 FPGA-based interface signal remapping method
ZA2017/05494A ZA201705494B (en) 2015-07-29 2017-08-14 Fpga-based interface signal remapping method

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017016178A1 (zh) * 2015-07-29 2017-02-02 国核自仪系统工程有限公司 基于fpga的接口信号重映射方法
CN110120922A (zh) * 2019-05-14 2019-08-13 中国核动力研究设计院 一种基于fpga的数据交互网络管理系统及方法
CN110636240A (zh) * 2019-08-19 2019-12-31 南京芯驰半导体科技有限公司 面向视频接口的信号调整系统及其方法
CN113962183A (zh) * 2021-12-22 2022-01-21 杭州万高科技股份有限公司 一种电能计量芯片接口电路设计方法及其接口电路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10318370B2 (en) * 2016-03-25 2019-06-11 Seiko Epson Corporation Circuit device, physical quantity detection device, oscillator, electronic apparatus, vehicle, and method of detecting failure of master clock signal
US10614231B1 (en) * 2016-09-15 2020-04-07 Riverside Research Institute Integrated out-of-band security for high security embedded systems
CN107276768B (zh) * 2017-06-29 2023-07-11 卡斯柯信号有限公司 一种用于地面电子单元的c接口板电路
CN111801656B (zh) * 2018-10-29 2023-12-22 深圳配天机器人技术有限公司 机器人控制系统、心跳监测方法及监测模块、存储介质
CN111193573B (zh) * 2019-12-26 2022-04-22 西安空间无线电技术研究所 一种速率可调的fpga异步串口通信装置及方法
CN111580595A (zh) * 2020-05-08 2020-08-25 济南浪潮高新科技投资发展有限公司 一种用于fpga的相关衍生时钟域中信号同步的系统
CN111694784A (zh) * 2020-06-17 2020-09-22 中国科学技术大学 一种对远程fpga实验平台的管脚复用方法
CN112543018A (zh) * 2020-12-11 2021-03-23 深圳开立生物医疗科技股份有限公司 一种超声设备的芯片复位方法、装置及超声系统
CN112817901B (zh) * 2021-01-28 2022-10-18 上海微波设备研究所（中国电子科技集团公司第五十一研究所） 一种基于fpga单板超宽带与多板多路同步传输的实现方法
CN113381830B (zh) * 2021-04-22 2023-06-16 聚融医疗科技(杭州)有限公司 基于超声系统实现fpga同步器的实现方法
CN113726693B (zh) * 2021-09-01 2023-12-19 安徽芯纪元科技有限公司 一种fpga片间低速并行异步通信方法及通信系统
CN113703843B (zh) * 2021-09-24 2024-04-12 中国人民解放军军事科学院军事医学研究院 一种寄存器数据处理方法、装置及存储器
CN114003521B (zh) * 2021-10-28 2022-09-20 北京机械工业自动化研究所有限公司 基于stm32和fpga的x波段轻量化加速器数据采集传输系统
CN114721990A (zh) * 2022-03-01 2022-07-08 天津七所精密机电技术有限公司 一种实现多路hdmi显示叠加的系统及方法
CN114895612B (zh) * 2022-07-11 2022-09-27 深圳市杰美康机电有限公司 一种用于dsp芯片的仿真系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050149695A1 (en) * 2001-11-19 2005-07-07 Xilinx, Inc. Method and apparatus for processing data within a programmable gate array using fixed and programmable processors
CN101770817A (zh) * 2010-01-18 2010-07-07 华东师范大学 基于fpga的多接口存储器验证系统
CN202216989U (zh) * 2011-08-24 2012-05-09 山东艾诺仪器有限公司 基于fifo结构总线控制方式的直流电子负载
CN102541707A (zh) * 2010-12-15 2012-07-04 中国科学院电子学研究所 复用jtag接口的fpga片内逻辑分析仪系统和方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650141B2 (en) * 2001-12-14 2003-11-18 Lattice Semiconductor Corporation High speed interface for a programmable interconnect circuit
CN1322715C (zh) * 2003-03-20 2007-06-20 华为技术有限公司 延长网络处理器介质访问接口走线距离的方法及装置
US6867615B1 (en) * 2003-05-30 2005-03-15 Actel Corporation Dedicated input/output first in/first out module for a field programmable gate array
US7538578B2 (en) * 2005-04-18 2009-05-26 Altera Corporation Multiple data rates in programmable logic device serial interface
US7634596B2 (en) * 2006-06-02 2009-12-15 Microchip Technology Incorporated Dynamic peripheral function remapping to external input-output connections of an integrated circuit device
US7573770B1 (en) * 2007-07-16 2009-08-11 Lattice Semiconductor Corporation Distributed front-end FIFO for source-synchronized interfaces with non-continuous clocks
CN103631360B (zh) * 2013-11-15 2017-06-30 北京兆易创新科技股份有限公司 一种支持睡眠模式的芯片及方法
CN105117360B (zh) * 2015-07-29 2019-01-04 国核自仪系统工程有限公司 基于fpga的接口信号重映射方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050149695A1 (en) * 2001-11-19 2005-07-07 Xilinx, Inc. Method and apparatus for processing data within a programmable gate array using fixed and programmable processors
CN101770817A (zh) * 2010-01-18 2010-07-07 华东师范大学 基于fpga的多接口存储器验证系统
CN102541707A (zh) * 2010-12-15 2012-07-04 中国科学院电子学研究所 复用jtag接口的fpga片内逻辑分析仪系统和方法
CN202216989U (zh) * 2011-08-24 2012-05-09 山东艾诺仪器有限公司 基于fifo结构总线控制方式的直流电子负载

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017016178A1 (zh) * 2015-07-29 2017-02-02 国核自仪系统工程有限公司 基于fpga的接口信号重映射方法
CN110120922A (zh) * 2019-05-14 2019-08-13 中国核动力研究设计院 一种基于fpga的数据交互网络管理系统及方法
CN110120922B (zh) * 2019-05-14 2022-09-20 中核控制系统工程有限公司 一种基于fpga的数据交互网络管理系统及方法
CN110636240A (zh) * 2019-08-19 2019-12-31 南京芯驰半导体科技有限公司 面向视频接口的信号调整系统及其方法
CN110636240B (zh) * 2019-08-19 2022-02-01 南京芯驰半导体科技有限公司 面向视频接口的信号调整系统及其方法
CN113962183A (zh) * 2021-12-22 2022-01-21 杭州万高科技股份有限公司 一种电能计量芯片接口电路设计方法及其接口电路

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