CN219958216U - 一种芯片原型验证调试板 - Google Patents
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Abstract
本实用新型提供一种芯片原型验证调试板，包括：高级高性能总线AHB模块；与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；与所述调试控制器电连接的动态随机存储器；与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接。本实用新型可以提高FPGA原型验证的调试效率，缩短整个芯片的验证时间。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是指一种芯片原型验证调试板。
背景技术
用于芯片原型验证的FPGA(Field-Programmable Gate Array，现场可编程门阵列)的容量达到了千万门级的规模，庞大的电路规模导致了布线的时间越来越长，导致FPGA原型验证无法有效调试，验证时间长，效率低。
实用新型内容
本实用新型要解决的技术问题是提供一种芯片原型验证调试板，可以提高FPGA原型验证的调试效率，缩短整个芯片的验证时间。
为解决上述技术问题，本实用新型的技术方案如下：
一种芯片原型验证调试板，包括：
高级高性能总线AHB模块；
与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；
与所述调试控制器电连接的动态随机存储器；
与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；
所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；
所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接。
可选的，所述调试控制器包括：
调试接口；
与所述调试接口通信连接的存储器接口；
所述调试接口接收待调试信号并产生存储器的地址，待调试信号经过缓存，将地址和待调试信号传输给存储器接口，通过存储器接口，将采样数据写入到动态随机存储器中。
可选的，所述调试接口包括：
采样接口；
与所述采样接口电连接的同步缓存；
与所述同步缓存电连接的异步缓存；
与所述异步缓存电连接的地址产生逻辑单元；
其中，所述采样接口对待调试信号进行同步采样，并将采样数据通过同步缓存和异步缓存传输到存储器接口，并产生动态随机存储器的写地址，按照写地址，将采样数据写入到动态随机存储器中。
可选的，所述同步缓存为同步数据先入先出缓存，所述同步缓存的读写时钟与系统时钟同步。
可选的，所述异步缓存为异步数据先入先出缓存，所述异步缓存的读时钟与写时钟是相互异步的关系，将所述同步缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
可选的，所述异步缓存包括：
双端口随机存储器；
与所述双端口随机存储器电连接的读地址产生逻辑单元；
与所述双端口随机存储器电连接的写地址产生逻辑单元。
可选的，所述双端口随机存储器包括：
数据写引脚，与数据输入线连接；
数据读引脚，与数据输出线连接；
数据写时钟引脚，与一与门的输出端连接；
地址写引脚，与写地址产生逻辑单元电连接；
地址读引脚，与读地址产生逻辑单元电连接。
可选的，所述读地址产生逻辑单元包括：
第一引脚，与所述地址读引脚电连接，将地址输入所述地址读引脚；
第二引脚，与第一时钟域电连接，将时钟信号输入第一时钟域；
第三引脚，与初始化读信号线电连接，接收初始化读信号；
第四引脚，与复位信号线电连接。
可选的，所述写地址产生逻辑单元包括：
第五引脚，与所述地址写引脚电连接，将地址输入所述地址写引脚；
第六引脚，与第二时钟域电连接，将时钟信号输入第二时钟域；
第七引脚，与初始化写信号线电连接，接收初始化写信号；
第八引脚，与复位信号线电连接。
可选的，所述第一时钟域包括：第一时钟单元以及与第一时钟单元串联的第二时钟单元；所述第一时钟单元与所述读地址产生逻辑单元的第二引脚电连接，所述第二时钟单元与所述写地址产生逻辑单元的第九引脚电连接；
所述第二时钟域包括：第三时钟单元以及与第三时钟单元串联的第四时钟单元；所述第三时钟单元与所述写地址产生逻辑单元的第六引脚电连接，所述第四时钟单元与所述读地址产生逻辑单元的第十引脚电连接；
所述第一时钟单元和所述第三时钟单元均与时钟信号线电连接。
本实用新型的上述方案至少包括以下有益效果：
本实用新型的上述方案中，通过高级高性能总线AHB模块；与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；与所述调试控制器电连接的动态随机存储器；与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接，从而实现了调试控制器通过两个AHB总线，完成待调试信号的实时采样，并按照动态随机存储器的接口时序规范写入到外部DDR存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
附图说明
图1是本实用新型的芯片原型验证调试板的示意图；
图2是本实用新型的调试控制器的结构示意图；
图3是本实用新型的异步缓存的电路结构示意图；
具体实施方式
下面将参照附图更详细地描述本实用新型的示例性实施例。虽然附图中显示了本实用新型的示例性实施例，然而应当理解，可以以各种形式实现本实用新型而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本实用新型，并且能够将本实用新型的范围完整的传达给本领域的技术人员。
如图1所示，本实用新型的实施例提出一种芯片原型验证调试板，包括：
高级高性能总线AHB模块；
与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；
与所述调试控制器电连接的动态随机存储器；
与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；
所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；
所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接。
本实用新型该实施例通过高级高性能总线AHB模块；与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；与所述调试控制器电连接的动态随机存储器；与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接，从而实现了调试控制器通过两个AHB总线，完成待调试信号的实时采样，并按照动态随机存储器的接口时序规范写入到外部DDR存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
如图2所示，本实用新型的一可选的实施例中，所述调试控制器包括：
调试接口；与所述调试接口通信连接的存储器接口；
所述调试接口接收待调试信号并产生存储器的地址，待调试信号经过缓存，将地址和待调试信号传输给存储器接口，通过存储器接口，将采样数据写入到动态随机存储器中。
其中，所述调试接口包括：采样接口；与所述采样接口电连接的同步缓存；与所述同步缓存电连接的异步缓存；与所述异步缓存电连接的地址产生逻辑单元；
其中，所述采样接口对待调试信号进行同步采样，并将采样数据通过同步缓存和异步缓存传输到存储器接口，并产生动态随机存储器的写地址，按照写地址，将采样数据写入到动态随机存储器中。
该实施例中，地址产生逻辑用来产动态随机存储器的写地址，以供进行地址译码并生成地址信息给动态随机存储器。地址的产生是与异步FIFO(先入先出)的数据同步的，即每传输一个数据就会生成一个对应的地址。产生的地址是32位的，由于数据输出是32bit，因此地址是按照加4的方式递增的。地址的产生与FIFO的读数据同步。当数据停止传输时，地址会保持前一个的地址不变，直到FIFO的数据开始读出。
本实用新型的一可选的实施例中，所述同步缓存为同步数据先入先出缓存，所述同步缓存的读写时钟与系统时钟同步。
本实用新型的一可选的实施例中，所述异步缓存为异步数据先入先出缓存，所述异步缓存的读时钟与写时钟是相互异步的关系，将所述同步缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
该实施例中，信号采样接口用来对待测信号进行同步采样记录，其采样时钟频率可配，最高为35MHZ，最低为2MHz。其采样位宽是参数可配的，由于最大的采样宽度为512，因此可以将之配置成小于512的任意的32的整数，例如32、64、96、128等等。当待测信号的宽度不是32的整数倍时，将多余的位赋零，例如待测位宽为100，将采样宽度配置为128，将多余的28位置零。
这里，所述第一级缓存为同步数据先入先出缓存，所述第一级缓存的读写时钟与信号采样接口的采样时钟同步。
这里，同步数据先入先出缓存的作用是将采样接口采样出的数据进行第一级的缓冲，并按照原来的数据宽度写入到一下级的异步数据先入先出缓存中。由于异步数据先入先出缓存的输出数据位宽始终是32bit的，读时钟是50MHZ，而输入数据位宽最大能达到512bit。为了避免异步数据先入先出缓存会写满时，中断采样调试的进程，实现流畅的调试进程，需要在异步数据先入先出缓存前添加一个同步数据先入先出缓存来对采样的数据进行预存。此同步数据先入先出缓存的读写时钟与采样时钟同步，并且可以通过配置成不同的读写频率和读写位宽。其地址位宽为4bit，缓存深度为16。
这里，所述第二级缓存为异步数据先入先出缓存，所述第二级缓存的读时钟与写时钟是相互异步的关系，将第一级缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
该实施例中，异步数据先入先出缓存是指在不同的时钟域进行读写操作，即读时钟和写时钟是相互异步的关系。异步数据先入先出缓存是用来将一个时钟域的数据流安全地传输到另一个时钟域。异步数据先入先出缓存在调试控制器里面的作用是将同步数据先入先出缓存输出的调试数据通过时钟域和位宽的变换。缓存的写数据位宽即为调试数据的位宽，而读数据位宽为32bit。其读写时钟也是异步的，写时钟即采样调试时钟，读时钟频率为50MHz，缓存深度为64。
如图3所示，本实用新型的一可选的实施例中，所述异步缓存包括：
双端口随机存储器；与所述双端口随机存储器电连接的读地址产生逻辑单元；与所述双端口随机存储器电连接的写地址产生逻辑单元。
其中，所述双端口随机存储器包括：
数据写引脚，与数据输入线连接；
数据读引脚，与数据输出线连接；
数据写时钟引脚，与一与门的输出端连接；
地址写引脚，与写地址产生逻辑单元电连接；
地址读引脚，与读地址产生逻辑单元电连接。
其中，所述读地址产生逻辑单元包括：
第一引脚，与所述地址读引脚电连接，将地址输入所述地址读引脚；
第二引脚，与第一时钟域电连接，将时钟信号输入第一时钟域；
第三引脚，与初始化读信号线电连接，接收初始化读信号；
第四引脚，与复位信号线电连接。
可选的，所述写地址产生逻辑单元包括：
第五引脚，与所述地址写引脚电连接，将地址输入所述地址写引脚；
第六引脚，与第二时钟域电连接，将时钟信号输入第二时钟域；
第七引脚，与初始化写信号线电连接，接收初始化写信号；
第八引脚，与复位信号线电连接。
其中，所述第一时钟域包括第一时钟单元以及与第一时钟单元串联的第二时钟单元；所述第一时钟单元与所述读地址产生逻辑单元的第二引脚电连接，所述第二时钟单元与所述写地址产生逻辑单元的第九引脚电连接；
所述第二时钟域包括：第三时钟单元以及与第三时钟单元串联的第四时钟单元；所述第三时钟单元与所述写地址产生逻辑单元的第六引脚电连接，所述第四时钟单元与所述读地址产生逻辑单元的第十引脚电连接；
所述第一时钟单元和所述第三时钟单元均与时钟信号线电连接。
该实施例中，的异步缓存主要由三个部分组成：读写地址产生逻辑、空满标志产生逻辑和一个双端口随机存储器。
其中空满标志位的产生是通过采用读写地址指针的比较来实现的，异步缓存设计中，由于是两个异步的时钟域，并且在两个时钟域之间有很多控制信号需要传递，亚稳态是不可避免的。
在进行读写地址的比较时，需要将一个时钟域的地址同步到另一个时钟域。当采用二进制地址编码时，很容易产生亚稳态。因为地址的变化在硬件上是通过计数器实现的，当一个n-bit的二进制地址递增1时，它所有的位都会变化。例如，从7变化到8，体现在二进制上就是0111变化到1000，所有的位都产生了变化。如果直接采用二进制地址比较的话，由于每个地址寄存器的物理空间位置的不一致性，造成写地址的每一位在写时钟的作用下，跳变得不一致，即产生毛刺。在未稳定期间，刚好读时钟进行采样写地址，如果正好读写地址一样，这时就会出现误判断，产生逻辑错误。
对读写指针的设计可以将其发生的概率降低到可以接受的程度。任意相邻的两个码之间只有一位跳变，其他的均保持不变，这样地址变化的时间较短，极大提高了比较精度。可见，在递增或递减时，只有一位发生变化。这种编码带来的好处是，它可以避免因线延迟不一致而引起的毛刺现象。
空、满标志的产生是通过读写指针的比较来实现的。写指针总是指向下一个要写的数据的地址，而读指针总是指向当前读的存储器的地址。当读指针和写指针相等时，缓存为空。而当读写指针相等时，有两种情况：
1.复位情况下，读写指针均复位到零：2.读指针追赶上了写指针，并且正在读出最后一个数据。同样是当读写指针相等时，缓存为满。但是。不同于空判断的是，写指针必须已经写完了一个FIFO(先入先出缓存)深度，并且在第二个FIFO深度追赶上了读指针。此时，FIFO产生满标志。进一步地，为了在同样的情况下区分是读空，还是写满，将采用读指针和写指针增加一个最高比特位。当写指针通过了最后的FIFO地址时，最高位(MsB)会变为“1”，而其余的比特位均不变。同理，对于读指针也是一样的。如果读写指针的MSB不相等，这意味着写指针比读指针多走了一圈；反之，意味着读写指针走了同样的圈数。
判断FIFO写满的正确方法是同步读指针到写时钟域，并且必须满足下面的三个条件：
1.写指针wptr和同步过来的rptr的最高位不相等。
2.wptr和同步过来的rptr高位也不相等。
3.余下的比特位必须相等。
FIFO读空只需要一个判断条件，即读指针rptr与同步过来的wptr完全相等。
本实用新型的上述实施例中，在总线模块上增加调试控制器，用来对待测信号进行采样，可以实现不同的时钟频率和不同位宽的采样调试，并采用异步缓存的方式，并按照动态随机存储器的接口时序规范，将采样数据写入到动态随机存储器中，可以提高FPGA原型验证和调试的效率，缩短整个芯片的验证时间。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种芯片原型验证调试板，其特征在于，包括：
高级高性能总线AHB模块；
与所述AHB模块电连接的调试控制器，用于对待测信号进行实时采样；
与所述调试控制器电连接的动态随机存储器；
与所述AHB模块电连接的第一高级外围总线APB以及第二高级外围总线APB；
所述调试控制器用于对动态随机存储器的时序参数和调试功能的配置，并将采样信号写入所述动态随机存储器；
所述AHB模块通过第一高级外围总线APB与外设模块通信连接，通过第二高级外围总线APB与系统时钟通信连接。
2.根据权利要求1所述的芯片原型验证调试板，其特征在于，所述调试控制器包括：
调试接口；
与所述调试接口通信连接的存储器接口；
所述调试接口接收待调试信号并产生存储器的地址，待调试信号经过缓存，将地址和待调试信号传输给存储器接口，通过存储器接口，将采样数据写入到动态随机存储器中。
3.根据权利要求2所述的芯片原型验证调试板，其特征在于，所述调试接口包括：
采样接口；
与所述采样接口电连接的同步缓存；
与所述同步缓存电连接的异步缓存；
与所述异步缓存电连接的地址产生逻辑单元；
其中，所述采样接口对待调试信号进行同步采样，并将采样数据通过同步缓存和异步缓存传输到存储器接口，并产生动态随机存储器的写地址，按照写地址，将采样数据写入到动态随机存储器中。
4.根据权利要求3所述的芯片原型验证调试板，其特征在于，所述同步缓存为同步数据先入先出缓存，所述同步缓存的读写时钟与系统时钟同步。
5.根据权利要求3所述的芯片原型验证调试板，其特征在于，所述异步缓存为异步数据先入先出缓存，所述异步缓存的读时钟与写时钟是相互异步的关系，将所述同步缓存输出的采样数据通过时钟域和位宽的变换，传输到存储器接口。
6.根据权利要求5所述的芯片原型验证调试板，其特征在于，所述异步缓存包括：
双端口随机存储器；
与所述双端口随机存储器电连接的读地址产生逻辑单元；
与所述双端口随机存储器电连接的写地址产生逻辑单元。
7.根据权利要求6所述的芯片原型验证调试板，其特征在于，所述双端口随机存储器包括：
数据写引脚，与数据输入线连接；
数据读引脚，与数据输出线连接；
数据写时钟引脚，与一与门的输出端连接；
地址写引脚，与写地址产生逻辑单元电连接；
地址读引脚，与读地址产生逻辑单元电连接。
8.根据权利要求7所述的芯片原型验证调试板，其特征在于，所述读地址产生逻辑单元包括：
第一引脚，与所述地址读引脚电连接，将地址输入所述地址读引脚；
第二引脚，与第一时钟域电连接，将时钟信号输入第一时钟域；
第三引脚，与初始化读信号线电连接，接收初始化读信号；
第四引脚，与复位信号线电连接。
9.根据权利要求8所述的芯片原型验证调试板，其特征在于，所述写地址产生逻辑单元包括：
第五引脚，与所述地址写引脚电连接，将地址输入所述地址写引脚；
第六引脚，与第二时钟域电连接，将时钟信号输入第二时钟域；
第七引脚，与初始化写信号线电连接，接收初始化写信号；
第八引脚，与复位信号线电连接。
10.根据权利要求9所述的芯片原型验证调试板，其特征在于，
所述第一时钟域包括：第一时钟单元以及与第一时钟单元串联的第二时钟单元；所述第一时钟单元与所述读地址产生逻辑单元的第二引脚电连接，所述第二时钟单元与所述写地址产生逻辑单元的第九引脚电连接；
所述第二时钟域包括：第三时钟单元以及与第三时钟单元串联的第四时钟单元；所述第三时钟单元与所述写地址产生逻辑单元的第六引脚电连接，所述第四时钟单元与所述读地址产生逻辑单元的第十引脚电连接；
所述第一时钟单元和所述第三时钟单元均与时钟信号线电连接。
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