CN111291524B - 一种实现axi总线跨时钟域的结构及方法 - Google Patents

一种实现axi总线跨时钟域的结构及方法 Download PDF

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CN111291524B CN202010063296.7A CN202010063296A CN111291524B CN 111291524 B CN111291524 B CN 111291524B CN 202010063296 A CN202010063296 A CN 202010063296A CN 111291524 B CN111291524 B CN 111291524B
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Abstract

本发明提供一种实现AXI总线跨时钟域的结构及方法，所述结构包括AXI总线功能通道模块、主模块和从模块，AXI总线功能通道模块与主模块和从模块均连接；AXI总线功能通道模块包括功能通道信号缓存FIFO单元、主时钟功能通道信号串并转换单元、从时钟功能通道信号串并转换单元、主控制逻辑单元以及从控制逻辑单元；方法：主模块以主时钟向主从向AXI总线功能通道子模块写入信号；主模块写入信号经主时钟功能通道信号合并子单元合并后，再通过主时钟功能通道信号缓存FIFO单元进行缓存，提供给从时钟功能通道信号拆分子单元进行拆分；从模块以从时钟自主从向AXI总线功能通道子模块读取从时钟功能通道信号拆分子单元拆分的信号。

Description

一种实现AXI总线跨时钟域的结构及方法
技术领域
本发明属于芯片设计技术领域，具体涉及一种实现AXI总线跨时钟域的结构及方法。
背景技术
AXI，是Advanced eXtensible Interface的简称，高级可扩展总线。
FIFO，是First In First Out的简称，一种先进先出的数据缓存器。
RTL，是Register Transfer Level的简称，是寄存器转换级电路。
FPGA，是Field－Programmable Gate Array的简称，现场可编程门阵列。
MMIO，是Memory Mapped Input Output的简称，内存映射IO。
AMBA，是Advanced Microcontroller Bus Architecture的简称，高级微处理器总线架构。
DDR，是DDR SDRAMDouble Data Ratesynchronous dynamic random-accessmemory的简称，双倍速率同步动态随机存储器。
片上系统SoC已经成为现在大规模数字集成电路设计的主流技术。SoC芯片一般由多个IP模块构成，如嵌入式CPU、DSP、各功能模块、存储模块、外部接口模块等。主模块与从模块之间由片上总线相连接，以完成控制信号和数据信号的传递。目前应用广泛的SoC总线协议有ARM公司的AMBA总线协议，AMBA协议包括AXI、AHB、APB等总线协议，其中AXI总线协议传输速率快，带宽高，是一种高性能、低延迟的片内总线，非常适用于需要带宽较高的数据传输。
在BMC设计项目中，使用AXI总线作为片内数据总线，负责传输DDR与其他子模块之间的数据信号传输。在其他子模块中，JPEG编码模块由于模块内部原因，无法直接使用AXI总线400MHz的时钟频率，需要使用较低频率的时钟作为接口时钟，而在FPGA设计中，输入时钟与模块时钟不一致，极容易导致亚稳态的出现，会对整体设计造成极大影响。
此为现有技术的不足，因此，针对现有技术中的上述缺陷，提供一种实现AXI总线跨时钟域的结构及方法，是非常有必要的。
发明内容
针对现有技术的上述FPGA设计中，子模块之间通过AXI总线进行通信，但无法直接使用AXI总线的时钟频率的缺陷，本发明提供一种实现AXI总线跨时钟域的结构及方法，以解决上述技术问题。
第一方面，本发明提供一种实现AXI总线跨时钟域的结构，包括AXI总线功能通道模块、主模块和从模块，AXI总线功能通道模块与主模块和从模块均连接；
AXI总线功能通道模块包括功能通道信号缓存FIFO单元、主时钟功能通道信号串并转换单元、从时钟功能通道信号串并转换单元、主控制逻辑单元以及从控制逻辑单元；
功能通道信号缓存FIFO单元，用于实现主模块和从模块之间不同时钟信号的缓存；
主时钟功能通道信号串并转换单元，用于实现主模块与功能通道信号缓存FIFO单元之间信号的串并转换；
从时钟功能通道信号串并转换单元，用于实现从模块与功能通道信号缓存FIFO单元之间信号的串并转换；
主控制逻辑单元，用于控制主时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作；
从控制逻辑单元，用于控制从时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作。
进一步地，AXI总线功能通道模块包括主从向AXI总线功能通道子模块；
主从向AXI总线功能通道子模块包括主时钟功能通道信号缓存FIFO子单元、主时钟功能通道信号合并子单元、从时钟功能通道信号拆分子单元、主从向主控制逻辑子单元以及主从向从控制逻辑子单元；
主时钟功能通道信号缓存FIFO子单元，用于将主模块端以主时钟传输的信号进行缓存，并提供给从模块端以从时钟传输；
主时钟功能通道信号合并子单元，用于将主模块端以主时钟传输的并行信号合并，再提供给主时钟功能通道信号缓存FIFO子单元进行缓存；
从时钟功能通道信号拆分子单元，用于将主时钟功能通道信号缓存FIFO子单元缓存的信号进行拆分，并将拆分后信号以从时钟并行提供给从模块端；
主从向主控制逻辑子单元，用于控制主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO子单元的写入动作；
主从向从控制逻辑子单元，用于控制从时钟功能通道信号拆分子单元向主时钟功能通道信号缓存FIFO子单元的读取动作。
进一步地，AXI总线功能通道模块还包括从主向AXI总线功能通道子模块；
从主向AXI总线功能通道子模块包括从时钟功能通道信号缓存FIFO子单元、主时钟功能通道信号拆分子单元、从时钟功能通道信号合并子单元、从主向主控制逻辑子单元以及从主向从控制逻辑子单元；
从时钟功能通道信号缓存FIFO子单元，用于将从模块端以从时钟传输的信号进行缓存，并提供给主模块端以主时钟传输；
从时钟功能通道信号合并子单元，用于将从模块端以从时钟传输的并行信号合并，再提供给从时钟功能通道信号缓存FIFO子单元进行缓存；
主时钟功能通道信号拆分子单元，用于将从时钟功能通道信号缓存FIFO子单元缓存的信号进行拆分，并将拆分后信号以主时钟并行提供给主模块端；
从主向从控制逻辑子单元，用于控制从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO子单元的写入动作；
从主向主控制逻辑子单元，用于控制主时钟功能通道信号拆分子单元向从时钟功能通道信号缓存FIFO子单元的读取动作。
进一步地，主从向AXI总线功能通道子模块的实现形式包括AXI总线写地址通道、AXI总线写数据通道以及AXI总线读地址通道；
AXI总线写地址通道包括主时钟写地址通道信号缓存FIFO、主时钟写地址通道信号合并子单元、从时钟写地址通道信号拆分子单元、写地址主控制逻辑子单元以及写地址从控制逻辑子单元；
主时钟写地址通道信号缓存FIFO，用于将主模块端以主时钟传输的写地址信号进行缓存，并提供给从模块端以从时钟传输；
主时钟写地址通道信号合并子单元，用于将主模块端以主时钟传输的写地址并行信号合并，再提供给主时钟写地址通道信号缓存FIFO进行缓存；
从时钟写地址通道信号拆分子单元，用于将主时钟写地址通道信号缓存FIFO缓存的写地址信号进行拆分，并将拆分后写地址信号以从时钟并行提供给从模块端；
写地址主控制逻辑子单元，用于控制主时钟写地址通道信号合并子单元向主时钟写地址通道信号缓存FIFO的写入动作；
写地址从控制逻辑子单元，用于控制从时钟写地址通道信号拆分子单元向时钟写地址通道信号缓存FIFO的读取动作；
AXI总线写数据通道包括主时钟写数据通道信号缓存FIFO、主时钟写数据通道信号合并子单元、从时钟写数据通道信号拆分子单元、写数据主控制逻辑子单元以及写数据从控制逻辑子单元；
主时钟写数据通道信号缓存FIFO，用于将主模块端以主时钟传输的写数据信号进行缓存，并提供给从模块端以从时钟传输；
主时钟写数据通道信号合并子单元，用于将主模块端以主时钟传输的写数据并行信号合并，再提供给主时钟写数据通道信号缓存FIFO进行缓存；
从时钟写数据通道信号拆分子单元，用于将主时钟写数据通道信号缓存FIFO缓存的写数据信号进行拆分，并将拆分后写数据信号以从时钟并行提供给从模块端；
写数据主控制逻辑子单元，用于控制主时钟写数据通道信号合并子单元向主时钟写数据通道信号缓存FIFO的写入动作；
写数据从控制逻辑子单元，用于控制从时钟写数据通道信号拆分子单元向时钟写数据通道信号缓存FIFO的读取动作；
AXI总线读地址通道包括主时钟读地址通道信号缓存FIFO、主时钟读地址通道信号合并子单元、从时钟读地址通道信号拆分子单元、读地址主控制逻辑子单元以及读地址从控制逻辑子单元；
主时钟读地址通道信号缓存FIFO，用于将主模块端以主时钟传输的读地址信号进行缓存，并提供给从模块端以从时钟传输；
主时钟读地址通道信号合并子单元，用于将主模块端以主时钟传输的读地址并行信号合并，再提供给主时钟读地址通道信号缓存FIFO进行缓存；
从时钟读地址通道信号拆分子单元，用于将主时钟读地址通道信号缓存FIFO缓存的读地址信号进行拆分，并将拆分后读地址信号以从时钟并行提供给从模块端；
读地址主控制逻辑子单元，用于控制主时钟读地址通道信号合并子单元向主时钟读地址通道信号缓存FIFO的写入动作；
读地址从控制逻辑子单元，用于控制从时钟读地址通道信号拆分子单元向主时钟读地址通道信号缓存FIFO的读取动作。
进一步地，从主向AXI总线功能通道子模块的实现形式包括AXI总线读数据通道、AXI总线写响应通道；
AXI总线读数据通道包括从时钟读数据通道信号缓存FIFO、主时钟读数据通道信号拆分子单元、从时钟读数据通道信号合并子单元、读数据主控制逻辑子单元以及读数据从控制逻辑子单元；
从时钟读数据通道信号缓存FIFO，用于将从模块端以从时钟传输的读数据信号进行缓存，并提供给主模块端以主时钟传输；
从时钟读数据通道信号合并子单元，用于将从模块端以从时钟传输的读数据并行信号合并，再提供给从时钟读数据通道信号缓存FIFO进行缓存；
主时钟读数据通道信号拆分子单元，用于将从时钟读数据通道信号缓存FIFO缓存的读数据信号进行拆分，并将拆分后信号以主时钟并行提供给主模块端；
读数据从控制逻辑子单元，用于控制从时钟读数据通道信号合并子单元向从时钟读数据通道信号缓存FIFO的写入动作；
读数据主控制逻辑子单元，用于控制主时钟读数据通道信号拆分子单元向从时钟读数据通道信号缓存FIFO的读取动作；
AXI总线写响应通道包括从时钟写响应通道信号缓存FIFO、主时钟写响应通道信号拆分子单元、从时钟写响应通道信号合并子单元、写响应主控制逻辑子单元以及写响应从控制逻辑子单元；
从时钟写响应通道信号缓存FIFO，用于将从模块端以从时钟传输的写响应信号进行缓存，并提供给主模块端以主时钟传输；
从时钟写响应通道信号合并子单元，用于将从模块端以从时钟传输的写响应并行信号合并，再提供给从时钟写响应通道信号缓存FIFO进行缓存；
主时钟写响应通道信号拆分子单元，用于将从时钟写响应通道信号缓存FIFO缓存的写响应信号进行拆分，并将拆分后信号以主时钟并行提供给主模块端；
写响应从控制逻辑子单元，用于控制从时钟写响应通道信号合并子单元向从时钟写响应通道信号缓存FIFO的写入动作；
写响应主控制逻辑子单元，用于控制主时钟写响应通道信号拆分子单元向从时钟写响应通道信号缓存FIFO的读取动作。
第二方面，本发明提供一种实现AXI总线跨时钟域的方法，包括如下步骤：
S1.主模块以主时钟向主从向AXI总线功能通道子模块写入数据或地址信号；
S2.主模块写入的数据或地址信号经主时钟功能通道信号合并子单元合并后，再通过主时钟功能通道信号缓存FIFO单元进行缓存，提供给从时钟功能通道信号拆分子单元进行拆分；
S3.从模块以从时钟自主从向AXI总线功能通道子模块读取从时钟功能通道信号拆分子单元拆分的数据或地址信号。
进一步地，步骤S2中，主从向主控制逻辑子单元控制主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元的写入动作；具体步骤如下：
S21.主时钟功能通道信号合并子单元对主模块端以主时钟发送的数据或地址信号进行合并；
S22.主从向主控制逻辑子单元判断主模块端信号是否为有效的地址或数据信号；
若是，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23；
若否，返回步骤S21；
S23.主从向主控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是写满状态；
S24.若是，返回步骤S23；
若否，主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元执行写入动作后，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21。将AXI总线写操作的准备信号的生成逻辑放到了跨时钟域之前完成，降低AXI总线在跨时钟域过程中的延迟；使AXI总线写操作立刻可以得到响应信号，而不必考虑跨时钟域对当前操作的时钟延迟。
进一步地，步骤S2中，主从向从控制逻辑子单元控制从时钟功能通道信号拆分子单元向主时钟功能通道信号缓存FIFO单元的读取动作；
具体步骤如下：
S25.主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启读使能；
S26.主从向从控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是读空状态；
S27.若是，返回步骤S26；
若否，从时钟功能通道信号拆分子单元从主时钟功能通道信号缓存FIFO单元执行读出动作后，主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；
S28.主从向从控制逻辑子单元判断从模块是否准备好获取地址或数据信号；
S29.若否，返回步骤S28；
若是，返回步骤S25。
第三方面，本发明提供一种实现AXI总线跨时钟域的方法，包括如下步骤：
S1A.从模块以从时钟向从主向AXI总线功能通道子模块写入数据或响应信号；
S2A.从模块写入的数据或响应信号经从时钟功能通道信号合并子单元合并后，再通过从时钟功能通道信号缓存FIFO单元进行缓存，提供给主时钟功能通道信号拆分子单元进行拆分；
S3A.主模块以主时钟自从主向AXI总线功能通道子模块读取主时钟功能通道信号拆分子单元拆分的数据或地址信号。
进一步地，步骤S2A中，从主向从控制逻辑子单元控制从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元的写入动作；具体步骤如下：
S21A.从时钟功能通道信号合并子单元对从模块端以从时钟发送的数据或响应信号进行合并；
S22A.从主向从控制逻辑子单元判断从模块端信号是否为有效的数据或响应信号；
若是，从主向从控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23A；
若否，返回步骤S21A；
S23A.从主向从控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是写满状态；
S24A.若是，返回步骤S23A；
若否，从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元执行写入动作后，从主向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21A；
步骤S2A中，从主向主控制逻辑子单元控制主时钟功能通道信号拆分子单元向从时钟功能通道信号缓存FIFO单元的读取动作；
具体步骤如下：
S25A.从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启读使能；
S26A.从主向主控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是读空状态；
S27A.若是，返回步骤S26A；
若否，从时钟功能通道信号拆分子单元从从时钟功能通道信号缓存FIFO单元执行读出动作后，从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元关闭写使能；
S28A.从主向主控制逻辑子单元判断从模块是否准备好获取数据或响应信号；
S29A.若否，返回步骤S28A；
若是，返回步骤S25A。
本发明的有益效果在于，
本发明提供的实现AXI总线跨时钟域的系统及方法，实现主模块和从模块之间跨时钟在AXI总线传输，在国产BMC项目中成功将JPEG ENCODER子模块挂载到了系统AXI总线上，实现JPEG ENCODER子模块对DDR模块基于AXI总线的访问。
此外，本发明设计原理可靠，结构简单，具有非常广泛的应用前景。
由此可见，本发明与现有技术相比，具有突出的实质性特点和显著的进步，其实施的有益效果也是显而易见的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明的主从向AXI总线功能通道模块结构示意图；
图2是本发明的从主向AXI总线功能通道模块结构示意图；
图3为本发明的AXI总线写地址通道结构示意图；
图4为本发明的AXI总线写数据通道结构示意图；
图5为本发明的AXI总线读地址通道结构示意图；
图6为本发明的AXI总线读数据通道结构示意图；
图7为本发明的AXI总线写响应通道结构示意图；
图8为本发明的主从向主控制逻辑子单元控制流程示意图；
图9为本发明的主从向从控制逻辑子单元控制流程示意图；
图10为本发明的从主向从控制逻辑子单元控制流程示意图；
图11为本发明的从主向主控制逻辑子单元控制流程示意图；
图中，1.1-主从向AXI总线功能通道子模块；1.1.1-AXI总线写地址通道；1.1.2-AXI总线写数据通道；1.1.3-AXI总线读地址通道；1.2-从主向AXI总线功能通道子模块；1.2.1-AXI总线读数据通道；1.2.2-AXI总线写响应通道；2-主模块；3-从模块；4.1-主时钟功能通道信号缓存FIFO子单元；4.1.1-主时钟写地址通道信号缓存FIFO；4.1.2-主时钟写数据通道信号缓存FIFO；4.1.3-主时钟读地址通道信号缓存FIFO；4.2-从时钟功能通道信号缓存FIFO子单元；4.2.1-从时钟读数据通道信号缓存FIFO；4.2.2-从时钟写响应通道信号缓存FIFO；5.1-主时钟功能通道信号合并子单元；5.1.1-主时钟写地址通道信号合并子单元；5.1.2-主时钟写数据通道信号合并子单元；5.1.3-主时钟读地址通道信号合并子单元；5.2-主时钟功能通道信号拆分子单元；5.2.1-主时钟读数据通道信号拆分子单元；5.2.2-主时钟写响应通道信号拆分子单元；6.1-从时钟功能通道信号拆分子单元；6.1.1-从时钟写地址通道信号拆分子单元；6.1.2-从时钟写数据通道信号拆分子单元；6.1.3-从时钟读地址通道信号拆分子单元；6.2-从时钟功能通道信号合并子单元；6.2.1-从时钟读数据通道信号合并子单元；6.2.2-从时钟写响应通道信号合并子单元；7.1-主从向主控制逻辑子单元；7.1.1-写地址主控制逻辑子单元；7.1.2-写数据主控制逻辑子单元；7.1.3-读地址主控制逻辑子单元；7.2-从主向主控制逻辑子单元；7.2.1-读数据主控制逻辑子单元；7.2.2-写响应主控制逻辑子单元；8.1-主从向从控制逻辑子单元；8.1.1-写地址从控制逻辑子单元；8.1.2-写数据从控制逻辑子单元；8.1.3-读地址从控制逻辑子单元；8.2-从主向从控制逻辑子单元；8.2.1-读数据从控制逻辑子单元；8.2.2-写响应从控制逻辑子单元。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
实施例1：
如图1所示，本发明提供一种实现AXI总线跨时钟域的结构，包括AXI总线功能通道模块、主模块2和从模块3，AXI总线功能通道模块与主模块2和从模块3均连接；
AXI总线功能通道模块包括功能通道信号缓存FIFO单元、主时钟功能通道信号串并转换单元、从时钟功能通道信号串并转换单元、主控制逻辑单元以及从控制逻辑单元；
功能通道信号缓存FIFO单元，用于实现主模块2和从模块3之间不同时钟信号的缓存；
主时钟功能通道信号串并转换单元，用于实现主模块2与功能通道信号缓存FIFO单元之间信号的串并转换；
从时钟功能通道信号串并转换单元，用于实现从模块3与功能通道信号缓存FIFO单元之间信号的串并转换；
主控制逻辑单元，用于控制主时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作；
从控制逻辑单元，用于控制从时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元行的写入或读取动作；
AXI总线功能通道模块包括主从向AXI总线功能通道子模块1.1；
主从向AXI总线功能通道子模块1.1包括主时钟功能通道信号缓存FIFO子单元4.1、主时钟功能通道信号合并子单元5.1、从时钟功能通道信号拆分子单元6.1、主从向主控制逻辑子单元7.1以及主从向从控制逻辑子单元8.1；
主时钟功能通道信号缓存FIFO子单元4.1，用于将主模块2端以主时钟传输的信号进行缓存，并提供给从模块3端以从时钟传输；
主时钟功能通道信号合并子单元5.1，用于将主模块2端以主时钟传输的并行信号合并，再提供给主时钟功能通道信号缓存FIFO子单元4.1进行缓存；
从时钟功能通道信号拆分子单元6.1，用于将主时钟功能通道信号缓存FIFO子单元4.1缓存的信号进行拆分，并将拆分后信号以从时钟并行提供给从模块3端；
主从向主控制逻辑子单元7.1，用于控制主时钟功能通道信号合并子单元5.1向主时钟功能通道信号缓存FIFO子单元4.1的写入动作；
主从向从控制逻辑子单元8.1，用于控制从时钟功能通道信号拆分子单元6.1向主时钟功能通道信号缓存FIFO子单元4.1的读取动作。
实施例2：
如图2所示，本发明提供一种实现AXI总线跨时钟域的结构，包括AXI总线功能通道模块、主模块2和从模块3，AXI总线功能通道模块与主模块2和从模块3均连接；
AXI总线功能通道模块包括功能通道信号缓存FIFO单元、主时钟功能通道信号串并转换单元、从时钟功能通道信号串并转换单元、主控制逻辑单元以及从控制逻辑单元；
功能通道信号缓存FIFO单元，用于实现主模块2和从模块3之间不同时钟信号的缓存；
主时钟功能通道信号串并转换单元，用于实现主模块2与功能通道信号缓存FIFO单元之间信号的串并转换；
从时钟功能通道信号串并转换单元，用于实现从模块3与功能通道信号缓存FIFO单元之间信号的串并转换；
主控制逻辑单元，用于控制主时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作；
从控制逻辑单元，用于控制从时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元行的写入或读取动作；
AXI总线功能通道模块包括从主向AXI总线功能通道子模块1.2；
从主向AXI总线功能通道子模块1.2包括从时钟功能通道信号缓存FIFO子单元4.2、主时钟功能通道信号拆分子单元5.2、从时钟功能通道信号合并子单元6.2、从主向主控制逻辑子单元7.2以及从主向从控制逻辑子单元8.2；
从时钟功能通道信号缓存FIFO子单元4.2，用于将从模块3端以从时钟传输的信号进行缓存，并提供给主模块2端以主时钟传输；
从时钟功能通道信号合并子单元6.2，用于将从模块3端以从时钟传输的并行信号合并，再提供给从时钟功能通道信号缓存FIFO子单元4.2进行缓存；
主时钟功能通道信号拆分子单元5.2，用于将从时钟功能通道信号缓存FIFO子单元4.2缓存的信号进行拆分，并将拆分后信号以主时钟并行提供给主模块2端；
从主向从控制逻辑子单元8.2，用于控制从时钟功能通道信号合并子单元6.2向从时钟功能通道信号缓存FIFO子单元4.2的写入动作；
从主向主控制逻辑子单元7.2，用于控制主时钟功能通道信号拆分子单元5.2向从时钟功能通道信号缓存FIFO子单元4.2的读取动作。
实施例3：
如图3所示，上述实施例1中，主从向AXI总线功能通道子模块1.1的实现形式包括AXI总线写地址通道1.1.1；
AXI总线写地址通道1.1.1包括主时钟写地址通道信号缓存FIFO 4.1.1、主时钟写地址通道信号合并子单元5.1.1、从时钟写地址通道信号拆分子单元6.1.1、写地址主控制逻辑子单元7.1.1以及写地址从控制逻辑子单元8.1.1；
主时钟写地址通道信号缓存FIFO 4.1.1，用于将主模块2端以主时钟传输的写地址信号进行缓存，并提供给从模块3端以从时钟传输；
主时钟写地址通道信号合并子单元5.1.1，用于将主模块2端以主时钟传输的写地址并行信号合并，再提供给主时钟写地址通道信号缓存FIFO4.1.1进行缓存；
从时钟写地址通道信号拆分子单元6.1.1，用于将主时钟写地址通道信号缓存FIFO 4.1.1缓存的写地址信号进行拆分，并将拆分后写地址信号以从时钟并行提供给从模块3端；
写地址主控制逻辑子单元7.1.1，用于控制主时钟写地址通道信号合并子单元5.1.1向主时钟写地址通道信号缓存FIFO 4.1.1的写入动作；
写地址从控制逻辑子单元8.1.1，用于控制从时钟写地址通道信号拆分子单元6.1.1向时钟写地址通道信号缓存FIFO 4.1.1的读取动作。
实施例4：
如图4所示，上述实施例1中，主从向AXI总线功能通道子模块1.1的实现形式AXI总线写数据通道1.1.2；
AXI总线写数据通道1.1.2包括主时钟写数据通道信号缓存FIFO 4.1.2、主时钟写数据通道信号合并子单元5.1.2、从时钟写数据通道信号拆分子单元6.1.2、写数据主控制逻辑子单元7.1.2以及写数据从控制逻辑子单元8.1.2；
主时钟写数据通道信号缓存FIFO 4.1.2，用于将主模块2端以主时钟传输的写数据信号进行缓存，并提供给从模块3端以从时钟传输；
主时钟写数据通道信号合并子单元5.1.2，用于将主模块2端以主时钟传输的写数据并行信号合并，再提供给主时钟写数据通道信号缓存FIFO 4.1.2进行缓存；
从时钟写数据通道信号拆分子单元6.1.2，用于将主时钟写数据通道信号缓存FIFO 4.1.2缓存的写数据信号进行拆分，并将拆分后写数据信号以从时钟并行提供给从模块3端；
写数据主控制逻辑子单元7.1.2，用于控制主时钟写数据通道信号合并子单元5.1.2向主时钟写数据通道信号缓存FIFO 4.1.2的写入动作；
写数据从控制逻辑子单元8.1.2，用于控制从时钟写数据通道信号拆分子单元6.1.2向时钟写数据通道信号缓存FIFO 4.1.2的读取动作。
实施例5：
如图5所示，上述实施例1中，主从向AXI总线功能通道子模块1.1的实现形式包括AXI总线读地址通道1.1.3；
AXI总线读地址通道1.1.3包括主时钟读地址通道信号缓存FIFO 4.1.3、主时钟读地址通道信号合并子单元5.1.3、从时钟读地址通道信号拆分子单元6.1.3、读地址主控制逻辑子单元7.1.3以及读地址从控制逻辑子单元8.1.3；
主时钟读地址通道信号缓存FIFO 4.1.3，用于将主模块2端以主时钟传输的读地址信号进行缓存，并提供给从模块3端以从时钟传输；
主时钟读地址通道信号合并子单元5.1.3，用于将主模块2端以主时钟传输的读地址并行信号合并，再提供给主时钟读地址通道信号缓存FIFO 4.1.3进行缓存；
从时钟读地址通道信号拆分子单元6.1.3，用于将主时钟读地址通道信号缓存FIFO 4.1.1缓存的读地址信号进行拆分，并将拆分后读地址信号以从时钟并行提供给从模块3端；
读地址主控制逻辑子单元7.1.3，用于控制主时钟读地址通道信号合并子单元5.1.3向主时钟读地址通道信号缓存FIFO 4.1.3的写入动作；
读地址从控制逻辑子单元8.1.3，用于控制从时钟读地址通道信号拆分子单元6.1.3向主时钟读地址通道信号缓存FIFO 4.1.3的读取动作。
实施例6：
如图6所示，上述实施例2中，从主向AXI总线功能通道子模块1.2的实现形式包括AXI总线读数据通道1.2.1；
AXI总线读数据通道1.2.1包括从时钟读数据通道信号缓存FIFO 4.2.1、主时钟读数据通道信号拆分子单元5.2.1、从时钟读数据通道信号合并子单元6.2.1、读数据主控制逻辑子单元7.2.1以及读数据从控制逻辑子单元8.2.1；
从时钟读数据通道信号缓存FIFO 4.2.1，用于将从模块3端以从时钟传输的读数据信号进行缓存，并提供给主模块2端以主时钟传输；
从时钟读数据通道信号合并子单元6.2.1，用于将从模块3端以从时钟传输的读数据并行信号合并，再提供给从时钟读数据通道信号缓存FIFO 4.2.1进行缓存；
主时钟读数据通道信号拆分子单元5.2.1，用于将从时钟读数据通道信号缓存FIFO 4.2.1缓存的读数据信号进行拆分，并将拆分后信号以主时钟并行提供给主模块2端；
读数据从控制逻辑子单元8.2.1，用于控制从时钟读数据通道信号合并子单元6.2.1向从时钟读数据通道信号缓存FIFO 4.2.1的写入动作；
读数据主控制逻辑子单元7.2.1，用于控制主时钟读数据通道信号拆分子单元5.2.1向从时钟读数据通道信号缓存FIFO 4.2.1的读取动作。
实施例7：
如图7所示，上述实施例2中，从主向AXI总线功能通道子模块1.2的实现形式包括AXI总线写响应通道1.2.2；
AXI总线写响应通道1.2.2包括从时钟写响应通道信号缓存FIFO 4.2.2、主时钟写响应通道信号拆分子单元5.2.2、从时钟写响应通道信号合并子单元6.2.2、写响应主控制逻辑子单元7.2.2以及写响应从控制逻辑子单元8.2.2；
从时钟写响应通道信号缓存FIFO 4.2.2，用于将从模块3端以从时钟传输的写响应信号进行缓存，并提供给主模块2端以主时钟传输；
从时钟写响应通道信号合并子单元6.2.1，用于将从模块3端以从时钟传输的写响应并行信号合并，再提供给从时钟写响应通道信号缓存FIFO 4.2.2进行缓存；
主时钟写响应通道信号拆分子单元5.2.2，用于将从时钟写响应通道信号缓存FIFO 4.2.2缓存的写响应信号进行拆分，并将拆分后信号以主时钟并行提供给主模块2端；
写响应从控制逻辑子单元8.2.2，用于控制从时钟写响应通道信号合并子单元6.2.2向从时钟写响应通道信号缓存FIFO 4.2.2的写入动作；
写响应主控制逻辑子单元7.2.2，用于控制主时钟写响应通道信号拆分子单元5.2.2向从时钟写响应通道信号缓存FIFO 4.2.2的读取动作。
上述实施例例3-7，围绕异步fifo分别设计了AXI五个通道的跨时钟域结构，由于fifo内部结构优势，大大降低了跨时钟域过程中可能出错的概率；每个通道为数据位宽可配的接口，可以根据需求灵活运用于各种场景。
实施例8：
本发明提供一种基于权利要求2实现AXI总线跨时钟域的方法，包括如下步骤：
S1.主模块以主时钟向主从向AXI总线功能通道子模块写入数据或地址信号；
S2.主模块写入的数据或地址信号经主时钟功能通道信号合并子单元合并后，再通过主时钟功能通道信号缓存FIFO单元进行缓存，提供给从时钟功能通道信号拆分子单元进行拆分；
S3.从模块以从时钟自主从向AXI总线功能通道子模块读取从时钟功能通道信号拆分子单元拆分的数据或地址信号；
步骤S2中，主从向主控制逻辑子单元控制主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元的写入动作；如图8所示，具体步骤如下：
S21.主时钟功能通道信号合并子单元对主模块端以主时钟发送的数据或地址信号进行合并；
S22.主从向主控制逻辑子单元判断主模块端信号是否为有效的地址或数据信号；
若是，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23；
若否，返回步骤S21；
S23.主从向主控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是写满状态；
S24.若是，返回步骤S23；
若否，主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元执行写入动作后，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21；
步骤S2中，主从向从控制逻辑子单元控制从时钟功能通道信号拆分子单元向主时钟功能通道信号缓存FIFO单元的读取动作；如图9所示，具体步骤如下：
S25.主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启读使能；
S26.主从向从控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是读空状态；
S27.若是，返回步骤S26；
若否，从时钟功能通道信号拆分子单元从主时钟功能通道信号缓存FIFO单元执行读出动作后，主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；
S28.主从向从控制逻辑子单元判断从模块是否准备好获取地址或数据信号；
S29.若否，返回步骤S28；
若是，返回步骤S25。
实施例9：
本发明提供一种基于权利要求3实现AXI总线跨时钟域的方法，包括如下步骤：
S1A.从模块以从时钟向从主向AXI总线功能通道子模块写入数据或响应信号；
S2A.从模块写入的数据或响应信号经从时钟功能通道信号合并子单元合并后，再通过从时钟功能通道信号缓存FIFO单元进行缓存，提供给主时钟功能通道信号拆分子单元进行拆分；
S3A.主模块以主时钟自从主向AXI总线功能通道子模块读取主时钟功能通道信号拆分子单元拆分的数据或地址信号；
步骤S2A中，从主向从控制逻辑子单元控制从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元的写入动作；如图10所示，具体步骤如下：
S21A.从时钟功能通道信号合并子单元对从模块端以从时钟发送的数据或响应信号进行合并；
S22A.从主向从控制逻辑子单元判断从模块端信号是否为有效的数据或响应信号；
若是，从主向从控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23A；
若否，返回步骤S21A；
S23A.从主向从控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是写满状态；
S24A.若是，返回步骤S23A；
若否，从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元执行写入动作后，从主向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21A；
步骤S2A中，从主向主控制逻辑子单元控制主时钟功能通道信号拆分子单元向从时钟功能通道信号缓存FIFO单元的读取动作；如图11所示，具体步骤如下：
S25A.从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启读使能；
S26A.从主向主控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是读空状态；
S27A.若是，返回步骤S26；
若否，从时钟功能通道信号拆分子单元从从时钟功能通道信号缓存FIFO单元执行读出动作后，从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元关闭写使能；
S28A.从主向主控制逻辑子单元判断从模块是否准备好获取数据或响应信号；
S29A.若否，返回步骤S28A；
若是，返回步骤S25A。
尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内/任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种实现AXI总线跨时钟域的结构，其特征在于，包括AXI总线功能通道模块、主模块（2）和从模块（3），AXI总线功能通道模块与主模块（2）和从模块（3）均连接；
AXI总线功能通道模块包括功能通道信号缓存FIFO单元、主时钟功能通道信号串并转换单元、从时钟功能通道信号串并转换单元、主控制逻辑单元以及从控制逻辑单元；
功能通道信号缓存FIFO单元，用于实现主模块（2）和从模块（3）之间不同时钟信号的缓存；
主时钟功能通道信号串并转换单元，用于实现主模块（2）与功能通道信号缓存FIFO单元之间信号的串并转换；
从时钟功能通道信号串并转换单元，用于实现从模块（3）与功能通道信号缓存FIFO单元之间信号的串并转换；
主控制逻辑单元，用于控制主时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作；
从控制逻辑单元，用于控制从时钟功能通道信号串并转换单元向功能通道信号缓存FIFO单元进行的写入或读取动作。
2.如权利要求1所述的实现AXI总线跨时钟域的结构，其特征在于，AXI总线功能通道模块包括主从向AXI总线功能通道子模块（1.1）；
主从向AXI总线功能通道子模块（1.1）包括主时钟功能通道信号缓存FIFO子单元（4.1）、主时钟功能通道信号合并子单元（5.1）、从时钟功能通道信号拆分子单元（6.1）、主从向主控制逻辑子单元（7.1）以及主从向从控制逻辑子单元（8.1）；
主时钟功能通道信号缓存FIFO子单元（4.1），用于将主模块（2）端以主时钟传输的信号进行缓存，并提供给从模块（3）端以从时钟传输；
主时钟功能通道信号合并子单元（5.1），用于将主模块（2）端以主时钟传输的并行信号合并，再提供给主时钟功能通道信号缓存FIFO子单元（4.1）进行缓存；
从时钟功能通道信号拆分子单元（6.1），用于将主时钟功能通道信号缓存FIFO子单元（4.1）缓存的信号进行拆分，并将拆分后信号以从时钟并行提供给从模块（3）端；
主从向主控制逻辑子单元（7.1），用于控制主时钟功能通道信号合并子单元（5.1）向主时钟功能通道信号缓存FIFO子单元（4.1）的写入动作；
主从向从控制逻辑子单元（8.1），用于控制从时钟功能通道信号拆分子单元（6.1）向主时钟功能通道信号缓存FIFO子单元（4.1）的读取动作。
3.如权利要求2所述的实现AXI总线跨时钟域的结构，其特征在于，AXI总线功能通道模块还包括从主向AXI总线功能通道子模块（1.2）；
从主向AXI总线功能通道子模块（1.2）包括从时钟功能通道信号缓存FIFO子单元（4.2）、主时钟功能通道信号拆分子单元（5.2）、从时钟功能通道信号合并子单元（6.2）、从主向主控制逻辑子单元（7.2）以及从主向从控制逻辑子单元（8.2）；
从时钟功能通道信号缓存FIFO子单元（4.2），用于将从模块（3）端以从时钟传输的信号进行缓存，并提供给主模块（2）端以主时钟传输；
从时钟功能通道信号合并子单元（6.2），用于将从模块（3）端以从时钟传输的并行信号合并，再提供给从时钟功能通道信号缓存FIFO子单元（4.2）进行缓存；
主时钟功能通道信号拆分子单元（5.2），用于将从时钟功能通道信号缓存FIFO子单元（4.2）缓存的信号进行拆分，并将拆分后信号以主时钟并行提供给主模块（2）端；
从主向从控制逻辑子单元（8.2），用于控制从时钟功能通道信号合并子单元（6.2）向从时钟功能通道信号缓存FIFO子单元（4.2）的写入动作；
从主向主控制逻辑子单元（7.2），用于控制主时钟功能通道信号拆分子单元（5.2）向从时钟功能通道信号缓存FIFO子单元（4.2）的读取动作。
4.如权利要求2所述的实现AXI总线跨时钟域的结构，其特征在于，主从向AXI总线功能通道子模块（1.1）的实现形式包括AXI总线写地址通道（1.1.1）、AXI总线写数据通道（1.1.2）以及AXI总线读地址通道（1.1.3）；
AXI总线写地址通道（1.1.1）包括主时钟写地址通道信号缓存FIFO（4.1.1）、主时钟写地址通道信号合并子单元（5.1.1）、从时钟写地址通道信号拆分子单元（6.1.1）、写地址主控制逻辑子单元（7.1.1）以及写地址从控制逻辑子单元（8.1.1）；
主时钟写地址通道信号缓存FIFO（4.1.1），用于将主模块（2）端以主时钟传输的写地址信号进行缓存，并提供给从模块（3）端以从时钟传输；
主时钟写地址通道信号合并子单元（5.1.1），用于将主模块（2）端以主时钟传输的写地址并行信号合并，再提供给主时钟写地址通道信号缓存FIFO（4.1.1）进行缓存；
从时钟写地址通道信号拆分子单元（6.1.1），用于将主时钟写地址通道信号缓存FIFO（4.1.1）缓存的写地址信号进行拆分，并将拆分后写地址信号以从时钟并行提供给从模块（3）端；
写地址主控制逻辑子单元（7.1.1），用于控制主时钟写地址通道信号合并子单元（5.1.1）向主时钟写地址通道信号缓存FIFO（4.1.1）的写入动作；
写地址从控制逻辑子单元（8.1.1），用于控制从时钟写地址通道信号拆分子单元（6.1.1）向时钟写地址通道信号缓存FIFO（4.1.1）的读取动作；
AXI总线写数据通道（1.1.2）包括主时钟写数据通道信号缓存FIFO（4.1.2）、主时钟写数据通道信号合并子单元（5.1.2）、从时钟写数据通道信号拆分子单元（6.1.2）、写数据主控制逻辑子单元（7.1.2）以及写数据从控制逻辑子单元（8.1.2）；
主时钟写数据通道信号缓存FIFO（4.1.2），用于将主模块（2）端以主时钟传输的写数据信号进行缓存，并提供给从模块（3）端以从时钟传输；
主时钟写数据通道信号合并子单元（5.1.2），用于将主模块（2）端以主时钟传输的写数据并行信号合并，再提供给主时钟写数据通道信号缓存FIFO（4.1.2）进行缓存；
从时钟写数据通道信号拆分子单元（6.1.2），用于将主时钟写数据通道信号缓存FIFO（4.1.2）缓存的写数据信号进行拆分，并将拆分后写数据信号以从时钟并行提供给从模块（3）端；
写数据主控制逻辑子单元（7.1.2），用于控制主时钟写数据通道信号合并子单元（5.1.2）向主时钟写数据通道信号缓存FIFO（4.1.2）的写入动作；
写数据从控制逻辑子单元（8.1.2），用于控制从时钟写数据通道信号拆分子单元（6.1.2）向时钟写数据通道信号缓存FIFO（4.1.2）的读取动作；
AXI总线读地址通道（1.1.3）包括主时钟读地址通道信号缓存FIFO（4.1.3）、主时钟读地址通道信号合并子单元（5.1.3）、从时钟读地址通道信号拆分子单元（6.1.3）、读地址主控制逻辑子单元（7.1.3）以及读地址从控制逻辑子单元（8.1.3）；
主时钟读地址通道信号缓存FIFO（4.1.3），用于将主模块（2）端以主时钟传输的读地址信号进行缓存，并提供给从模块（3）端以从时钟传输；
主时钟读地址通道信号合并子单元（5.1.3），用于将主模块（2）端以主时钟传输的读地址并行信号合并，再提供给主时钟读地址通道信号缓存FIFO（4.1.3）进行缓存；
从时钟读地址通道信号拆分子单元（6.1.3），用于将主时钟读地址通道信号缓存FIFO（4.1.1）缓存的读地址信号进行拆分，并将拆分后读地址信号以从时钟并行提供给从模块（3）端；
读地址主控制逻辑子单元（7.1.3），用于控制主时钟读地址通道信号合并子单元（5.1.3）向主时钟读地址通道信号缓存FIFO（4.1.3）的写入动作；
读地址从控制逻辑子单元（8.1.3），用于控制从时钟读地址通道信号拆分子单元（6.1.3）向主时钟读地址通道信号缓存FIFO（4.1.3）的读取动作。
5.如权利要求3所述的实现AXI总线跨时钟域的结构，其特征在于，从主向AXI总线功能通道子模块（1.2）的实现形式包括AXI总线读数据通道（1.2.1）、AXI总线写响应通道（1.2.2）；
AXI总线读数据通道（1.2.1）包括从时钟读数据通道信号缓存FIFO（4.2.1）、主时钟读数据通道信号拆分子单元（5.2.1）、从时钟读数据通道信号合并子单元（6.2.1）、读数据主控制逻辑子单元（7.2.1）以及读数据从控制逻辑子单元（8.2.1）；
从时钟读数据通道信号缓存FIFO（4.2.1），用于将从模块（3）端以从时钟传输的读数据信号进行缓存，并提供给主模块（2）端以主时钟传输；
从时钟读数据通道信号合并子单元（6.2.1），用于将从模块（3）端以从时钟传输的读数据并行信号合并，再提供给从时钟读数据通道信号缓存FIFO（4.2.1）进行缓存；
主时钟读数据通道信号拆分子单元（5.2.1），用于将从时钟读数据通道信号缓存FIFO（4.2.1）缓存的读数据信号进行拆分，并将拆分后信号以主时钟并行提供给主模块（2）端；
读数据从控制逻辑子单元（8.2.1），用于控制从时钟读数据通道信号合并子单元（6.2.1）向从时钟读数据通道信号缓存FIFO（4.2.1）的写入动作；
读数据主控制逻辑子单元（7.2.1），用于控制主时钟读数据通道信号拆分子单元（5.2.1）向从时钟读数据通道信号缓存FIFO（4.2.1）的读取动作；
AXI总线写响应通道（1.2.2）包括从时钟写响应通道信号缓存FIFO（4.2.2）、主时钟写响应通道信号拆分子单元（5.2.2）、从时钟写响应通道信号合并子单元（6.2.2）、写响应主控制逻辑子单元（7.2.2）以及写响应从控制逻辑子单元（8.2.2）；
从时钟写响应通道信号缓存FIFO（4.2.2），用于将从模块（3）端以从时钟传输的写响应信号进行缓存，并提供给主模块（2）端以主时钟传输；
从时钟写响应通道信号合并子单元（6.2.1），用于将从模块（3）端以从时钟传输的写响应并行信号合并，再提供给从时钟写响应通道信号缓存FIFO（4.2.2）进行缓存；
主时钟写响应通道信号拆分子单元（5.2.2），用于将从时钟写响应通道信号缓存FIFO（4.2.2）缓存的写响应信号进行拆分，并将拆分后信号以主时钟并行提供给主模块（2）端；
写响应从控制逻辑子单元（8.2.2），用于控制从时钟写响应通道信号合并子单元（6.2.2）向从时钟写响应通道信号缓存FIFO（4.2.2）的写入动作；
写响应主控制逻辑子单元（7.2.2），用于控制主时钟写响应通道信号拆分子单元（5.2.2）向从时钟写响应通道信号缓存FIFO（4.2.2）的读取动作。
6.一种实现AXI总线跨时钟域的方法，基于如权利要求2所述的实现AXI总线跨时钟域的结构，其特征在于，包括如下步骤：
S1.主模块以主时钟向主从向AXI总线功能通道子模块写入数据或地址信号；
S2.主模块写入的数据或地址信号经主时钟功能通道信号合并子单元合并后，再通过主时钟功能通道信号缓存FIFO单元进行缓存，提供给从时钟功能通道信号拆分子单元进行拆分；
S3.从模块以从时钟自主从向AXI总线功能通道子模块读取从时钟功能通道信号拆分子单元拆分的数据或地址信号。
7.如权利要求6所述的实现AXI总线跨时钟域的方法，其特征在于，步骤S2中，主从向主控制逻辑子单元控制主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元的写入动作；具体步骤如下：
S21.主时钟功能通道信号合并子单元对主模块端以主时钟发送的数据或地址信号进行合并；
S22.主从向主控制逻辑子单元判断主模块端信号是否为有效的地址或数据信号；
若是，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23；
若否，返回步骤S21；
S23.主从向主控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是写满状态；
S24.若是，返回步骤S23；
若否，主时钟功能通道信号合并子单元向主时钟功能通道信号缓存FIFO单元执行写入动作后，主从向主控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21。
8.如权利要求7所述的实现AXI总线跨时钟域的方法，其特征在于，步骤S2中，主从向从控制逻辑子单元控制从时钟功能通道信号拆分子单元向主时钟功能通道信号缓存FIFO单元的读取动作；
具体步骤如下：
S25.主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元开启读使能；
S26.主从向从控制逻辑子单元判断主时钟功能通道信号缓存FIFO单元是否是读空状态；
S27.若是，返回步骤S26；
若否，从时钟功能通道信号拆分子单元从主时钟功能通道信号缓存FIFO单元执行读出动作后，主从向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；
S28.主从向从控制逻辑子单元判断从模块是否准备好获取地址或数据信号；
S29.若否，返回步骤S28；
若是，返回步骤S25。
9.一种实现AXI总线跨时钟域的方法，基于如权利要求3所述的实现AXI总线跨时钟域的结构，其特征在于，包括如下步骤：
S1A.从模块以从时钟向从主向AXI总线功能通道子模块写入数据或响应信号；
S2A.从模块写入的数据或响应信号经从时钟功能通道信号合并子单元合并后，再通过从时钟功能通道信号缓存FIFO单元进行缓存，提供给主时钟功能通道信号拆分子单元进行拆分；
S3A.主模块以主时钟自从主向AXI总线功能通道子模块读取主时钟功能通道信号拆分子单元拆分的数据或地址信号。
10.如权利要求9所述的实现AXI总线跨时钟域的方法，其特征在于，步骤S2A中，从主向从控制逻辑子单元控制从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元的写入动作；具体步骤如下：
S21A.从时钟功能通道信号合并子单元对从模块端以从时钟发送的数据或响应信号进行合并；
S22A.从主向从控制逻辑子单元判断从模块端信号是否为有效的数据或响应信号；
若是，从主向从控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启写使能；进入步骤S23A；
若否，返回步骤S21A；
S23A.从主向从控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是写满状态；
S24A.若是，返回步骤S23A；
若否，从时钟功能通道信号合并子单元向从时钟功能通道信号缓存FIFO单元执行写入动作后，从主向从控制逻辑子单元控制主时钟功能通道信号缓存FIFO单元关闭写使能；返回步骤S21A；
步骤S2A中，从主向主控制逻辑子单元控制主时钟功能通道信号拆分子单元向从时钟功能通道信号缓存FIFO单元的读取动作；
具体步骤如下：
S25A.从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元开启读使能；
S26A.从主向主控制逻辑子单元判断从时钟功能通道信号缓存FIFO单元是否是读空状态；
S27A.若是，返回步骤S26；
若否，从时钟功能通道信号拆分子单元从从时钟功能通道信号缓存FIFO单元执行读出动作后，从主向主控制逻辑子单元控制从时钟功能通道信号缓存FIFO单元关闭写使能；
S28A.从主向主控制逻辑子单元判断从模块是否准备好获取数据或响应信号；
S29A.若否，返回步骤S28A；
若是，返回步骤S25A。
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