CN1322715C - 延长网络处理器介质访问接口走线距离的方法及装置 - Google Patents

Abstract

本发明公开了一种延长网络处理器介质访问接口走线距离的方法，该方法通过连接于网络处理器和物理层逻辑器件之间的同步转换装置按接口类型处理接口间信号：当网络处理器和物理层逻辑器件的接口类型为源同步方式的类型时，该同步转换装置至少提高数据信号和时钟信号的驱动能力；当网络处理器和物理层逻辑器件的接口类型为非源同步方式的类型时，所述同步转换装置在网络处理器接口侧产生源同步发送时钟信号，以及在物理层器件接口侧产生源同步接收时钟信号，使数据类型信号和时钟类型信号转换为源同步的信号。本发明还公开了一种同步转换装置。

Description

延长网络处理器介质访问接口走线距离的方法及装置

技术领域

本发明涉及网络处理器介质访问接口技术，特别涉及一种延长网络处理器介质访问接口走线距离的方法及装置。

背景技术

网络处理器的出现互联网的飞速发展今天，大大增强了路由交换产品的性能，使路由器从最初的集中式转发交换，发展为分布式转发交换。但网络处理器的设计和开发大多面向高端分布式路由交换产品，网络处理器的介质访问控制(以下简称MAC)接口的灵活性较差。例如，多数网络处理器的MAC接口不能热插拔，且接口走线距离受到限制。

现有技术一：网络处理器的MAC接口一般可以配置作为吉比特介质无关(以下简称GMII)接口、十比特(以下简称TBI)接口、串行介质无关(以下简称SMII)接口或同步光网络SONET承载数据包(以下简称POS)。当网络处理器配置为SMII和POS接口时，与相应的物理层芯片之间采用同一个时钟源，并同时提供给网络处理器和物理层芯片。网络处理器和物理层芯片都使用该时钟将数据发送出去和接收对方发送的数据，参考图1。

当网络处理器MAC接口配置为SMII和POS接口时，网络处理器与物理层芯片之间的走线距离不能超过规定长度。这是由于同一时钟源既要为网络处理器提供发送和接收时钟，也要为物理层芯片提供发送和接收时钟，时钟与数据之间相位关系随着网络处理器与物理层芯片之间走线距离的变化而变化，当走线距离超出规定长度时，时钟与数据之间的相位关系已经无法同时满足发送数据和接收数据对时钟的要求.导致在时钟上升沿锁存数据时出现错误。而当网络处理器MAC配置为其他接口时，受驱动能力的限制，到物理层器件的走线距离也不能超过一定的长度。例如，IBM公司的Rainier网络处理器要求SMII和POS接口不能超过5.5英寸，而对GMII和TBI则要求不能超过6.5英寸。

现有技术二的技术方案：参阅图2，网络处理器一般应用在高档的分布式路由交换产品中，网络处理器与多个PHY层器件作为一个线路板，当用户需要更换PHY层器件已适应不同组网需求时，必须将包括网络处理器与PHY层器件的线路板从背板上一起拔出，更换。

现有技术二中，网络处理器的MAC接口设计没有考虑如图3所示的热插拔功能和相应的保护措施，因此当网络处理器用于集中式交换路由产品时，由于线路板不能实现热插拔，当需要更改组网配置时，必须关断电源，所有业务必须中断。此外产品形态受到制约，体积庞大，成本高等缺点。

从上述的现有技术可知，由于网络处理器MAC接口走线距离和不支持热插拔的限制，制约了产品的结构和布局，特别是在网络处理器通过背板接插件连接线路板卡的应用背景时，布线距离一般会超过规定值而无法实现。

发明内容

本发明的目的在于提供一种延长网络处理器介质访问接口走线距离的方法，以解决网络处理器MAC接口走线距离的限制问题，实现网络处理器与物理层芯片长距离连接。进一步地，在网络处理器与线路板通过连接器连接应用中，解决MAC接口热插拔保护和在网络处理器所支持的几种接口标准中自由切换等功能。

本发明的另一目的在于提供实现本发明方法的同步转换装置。

一种延长网络处理器介质访问接口走线距离的方法，该方法通过连接于网络处理器和物理层逻辑器件之间的同步转换装置按接口类型处理接口间信号：

当网络处理器和物理层逻辑器件的接口类型为源同步方式的类型时，同步转换装置至少提高数据类型信号和时钟类型信号的驱动能力；

当网络处理器和物理层逻辑器件的接口类型为非源同步方式的类型时，所述同步转换装置在网络处理器接口侧产生源同步发送时钟信号，以及在物理层器件接口侧产生源同步接收时钟信号，使数据类型信号和时钟类型信号转换为源同步的信号。

根据上述方法：

所述同步转换装置将提供给网络处理器的接收时钟延时，产生与网络处理器所发送的数据同步的源同步发送时钟信号。

所述同步转换装置将输出给物理层器件的发送时钟信号延时，产生与物理层器件发送数据同步的源同步接收时钟信号。

时钟信号延时通过绕线延时方式实现，其中：源同步发送时钟的绕线距离，由网络处理器与同步转换装置之间数据的传输距离确定；源同步接收时钟信号的绕线距离，由同步转换逻辑与物理层器件接口之间数据传输距离的两倍确定。

所述非源同步方式的接口类型包括SMII和POS接口类型，所述源同步方式的接口类型包括GMII和TBI接口类型。

一种同步转换装置，包括：

数字时钟管理模块，用于提供1倍频、2倍频和反向时钟信号，其中，所述1倍频时钟信号用于网络处理器侧的接收时钟信号；

数字时钟选择模块，与数字时钟管理模块的输出端连接，用于从1倍频和2倍频时钟信号中选择一路时钟信号作为物理层逻辑器件侧的接收时钟信号；

第一时钟选择模块，用于从所述1倍时钟信号和网络处理器侧的输入时钟信号中选择一路时钟信号作为网络处理器侧的发送时钟信号；

第二时钟选择模块，用于从第一时钟源和第二时钟源中选择一路时钟信号作为物理层逻辑器件侧的发送时钟信号和作为所述数字时钟管理模块的输入时钟信号；

接收先进先出队列，用于在所述数字时钟选择模块的输出时钟信号控制下将数据接收进队列和将队列中的数据发出；

发送先进先出队列，用于在第一时钟选择模块的输出时钟信号控制下将数据接收进队列，在所述第二时钟模块的输出时钟信号控制下将队列中的数据发出；

译码器，对接口类型的标识信息进行译码，并输出信号控制所述数字时钟选择模块、第一时钟选择模块和第二时钟选择模块进行时钟选择，其中，当所述接口类型为源同步方式的类型时，控制第一时钟选择模块选择所述网络处理器侧的输入时钟信号；当所述接口类型为非源同步方式的类型时，控制第一时钟选择模块选择所述1倍时钟信号，将数据类型信号和时钟类型信号转换为源同步的信号。

根据上述装置：

所述数字时钟管理模块包括第一锁相环元件，该锁相环元件根据输入的一路时钟信号输出两路相位相反的时钟信号。

所述装置还包括第一寄存器、第二寄存器和逻辑与元件，第一寄存器的数据输入端接高电平信号，第二寄存器的数据输入端接低电平信号，该两寄存器的控制端与锁相环元件的反相时钟输出端连接，两寄存器的输出端和逻辑与元件的输入连接，由该逻辑与元件输出逻辑运算后的时钟信号。

所述数字时钟管理模块还包括第二锁相环元件，该锁相环元件根据输入的一路时钟信号输出一路2倍时钟信号和一路相位相反的2倍时钟信号。

所述装置还包括第三、第四和第五寄存器，该第三、第四和第五寄存器的控制端与第二锁相环元件的2倍反相时钟连接，第三寄存器用于对输入时钟分频，第四寄存器和第五寄存器的数据端分别接第三寄存器的输出和反相输出。

本发明不但解决了网络处理器MAC接口走线距离的限制问题，实现网络处理器与物理层芯片的长距离连接，以及物理层芯片放在可分离的线路板上等连接方式，而且还能够根据线路板标示在网络处理器所支持的几种接口标准中自由切换，并根据线路板的在位和电源状态自动保护芯片不受电气损伤，即支持线路板热插拔。因此扩展网络处理器的应用范围，增强了应用的灵活性。

附图说明

图1为网络处理器MAC接口的应用示意图；

图2为网络处理器的分布式应用示意图；

图3为网络处理器可热插拔结构示意图；

图4为本发明的结构框图；

图5为非源同步时钟的物理层器件时序图；

图6为本发明的电路原理示意图；

图7为环回时钟时序原理图；

图8为源同步时钟电路原理示意图；

图9为图8中电路的源同步时钟与输出数据相位关系图；

图10为GMII接口时序图；

图11为TBI接口时序图；

图12为另一源同步时钟电路原理示意图；

图13为图12中电路的时序图；

图14为SMII标准接口信号时序图；

图15为物理层器件采用SMII接口时处理数据同步信号结构图；

图16为POS接口类型发送方向时序图；

图17为POS接口类型接收方向时序图。

具体实施方式

网络处理器MAC接口走线距离受限问题的关键在于其时钟与数据之间并非源同步关系，它们之间的相位关系随距离的变化而变化，即如果连线大于一定长度就不能保证数据被时钟上升沿采到。本发明的方法是在网络处理器与物理层芯片之间增加一个接口源同步转换装置，并使用现场可编程门阵列(以下简称FPGA装置)来实现，FPGA装置将时钟与数据之间非源同步关系转换为源同步的关系，当数据与时钟为源同步关系时，只要两者的走线距离等长，无论距离多远也不会改变它们之间的相位关系，走线距离只取决于FPGA接口信号的驱动能力，从而延长了接口的走线距离，参阅图4。

同时，线路板的在位和电源状态信号以及线路板识别信息连接到FPGA装置中，当线路板不在位或电源未上电时，FPGA装置将与线路板的接口信号设置为高阻状态，保护线路板上的器件和FPGA装置自身不受电气损伤。当线路板在位且电源上电完成时.FPGA装置根据线路板的识别信息得到线路板所使用的接口类型，如GMII、TBI、SMII或POS，配置内部逻辑，并将与线路板的接口设置为相应的接口类型。

GMII、TBI、SMII和POS几种接口类型的信号定义如下列各表所示。网络处理器的MAC接口在支持这些接口类型时一般采用信号复用的方式。

GMII接口信号描述

信号	描述	类型
			Tx_Data[7:0]	发送数据(到PHY方向)，与Tx_Clk同步	O
Rx_Data[7:0]	接收数据(来自PHY)，与Rx_Clk同步	I
			Tx_En	发送数据使能信号，高有效	O
Tx_Er	发送数据错误指示信号，高有效	O
			Rx_Valid_Byte	接收合法数据信号，高有效(非GMII标准信号)	I
Tx_Valid_Credit	发送下一个数据，高有效表示PHY将发送下一个数据	I
			Tx_Valid_Byte	发送数据有效信号，高有效	O
Rx_Clk	125MHz接收时钟	I
			Rx_DV	接收数据合法信号，高有效	I
Rx_Er	接收数据错误指示信号，高有效	I
			Tx_Clk	125MHz发送时钟	O
CPDetect	接口卡在位指示信号，低有效	I

TBI接口信号描述

信号	描述	类型
			Tx_Data[9:0]	发送数据	O
Rx_Data[9:0]	接收数据	I
			Rx_Clk1	62.5MHz接收时钟，上升沿时数据合法	I
Rx_Clk0	62.5MHz接收时钟，Rx_Clk1的反向，上升沿数据有效	I
			Sig_Det	信号检测，表示PHY芯片可用	I
CPDetect	接口卡在位信号，NP控制时表示有数据传送(用于LED指示)	I/O
			Tx_Clk	125MHz发送时钟	O

SMII接口信号描述

信号	描述	类型
			Tx_Data[9:0]	发送数据，包括10个串行发送数据流。	O
Rx_Data[9:0]	接收数据，包括10个串行接收数据流。	I
			CIk	125MHz参考时钟	I
Sync	每10个Tx_Clk时钟周期有效一次，表示10-bit段起始	O
			Sync2	同Sync，用于增大扇出目的	O
CPDetect	接口卡在位信号	I

POS接口信号描述

信号	描述	类型
			RxAddr[1:0]	接收地址总线	O
RxData[7:0]	接收POS数据总线	I

Clk	100MHz参考时钟	I
			RxEnb	接收读使能控制信号	O
RxEOF	接收帧结束信号	I
			RxErr	接收数据包错误指示信号	I
RxVal	接收合法数据信号	I
			RxPFA	接收轮询的帧可用指示信号	I
TxData[7:0]	发送UtopIA数据总线	O
			TxEn	发送写使能控制信号	O
TxAddr[1:0]	发送地址总线	O
			TxSOF	发送帧起始信号	O
TxEOF	发送帧结束信号	O
			TxPFA	发送轮询的帧可用指示信号	I

FPGA装置在网络处理器一侧的接口按照网络处理器MAC接口的要求进行连接，且连线距离均满足相应的设计要求。为节省接口信号的数量，FPGA装置在线路板一侧的信号也采用复用的方式。复用信号可简单地分为两类：数据类、时钟类。各个接口发送和接收时钟复用为同一引脚，作为时钟类型；其它信号无论具体含义都可以按照数据类型考虑。

同时，FPGA装置通过内部的源同步转换逻辑和外部时钟绕线将数据类型信号与时钟类型信号变为源同步关系，即满足线路板上PHY层器件的建立时间与保持时间的关系，可以不做接口标准的变更和复杂的数据处理，即当FPGA装置在网络处理器一侧的接口类型为GMII接口时，线路板一侧的接口类型也为GMII；一侧为TBI接口时，另一侧也为TBI接口，以此类推。

非源同步的PHY层芯片一般只有一个参考时钟输入引脚，它用这个参考时钟将数据锁存到内部寄存器(或存储器)中，同时使用该时钟驱动接收数据到FPGA装置。参阅图5，其中Clock为参考时钟，Rx为接收方向数据，Tx为发送方向数据。

参阅图6，本文约定从网络处理器到PHY层芯片方向为发送方向，数据为发送数据，时钟为发送时钟；从PHY层芯片到网络处理器方向为接收方向，数据为接收数据，时钟为接收时钟。FPGA装置向PHY层芯片提供发送时钟，同时提供一个环回时钟输出，经过在单板上绕线后环回到FPGA装置的时钟收入引脚，作为接收时钟。

参阅图7，发送时钟和数据从FPGA装置的引脚出发到达PHY层芯片的相应引脚，由于经过一段长度(设为B)的走线，时钟和数据都有一个时延(图中Δt1)。又由于PHY层芯片内部使用该发送时钟将接收数据通过寄存器打出，假设同时提供接收时钟，接收时钟上升沿与接收数据相位相差等于PHY内部寄存器数据打出时间，如果该接收时钟和接收数据同时从PHY层芯片输出，并到达FPGA装置引脚，虽然需要经过一段长度(设为A)的走线，即时钟和数据都有时延(图中Δt2)，但接收时钟和接收数据的相差不变，即可以被FPGA装置正确采到。由于PHY层芯片并没有真正提供接收时钟，因此，本发明使用环回时钟模拟一个接收时钟，即环回时钟从FPGA装置输出并在单板上绕线一段距离，绕线长度等于A+B。当环回时钟和接收数据输入到FPGA装置时，就等同于PHY提供了接收时钟，只要PHY内部寄存器的打出时间满足FPGA装置对接收数据建立和保持时间要求，就能正确得到接收数据。

图6中，本发明的同步转换装置FPGA电路的主要特征如下：

(1)FPGA装置内包括数字时钟管理模块DCM，其内部设有第一锁相环和第二锁相环(PLL)元件，并能同时提供1倍频、2倍频、反向时钟输出功能。

译码器将输入的接口标识信息(表示不同的接口类型)译码以确定接口类型，并输出控制信号至数字时钟选择模块MUX0的选择端S0、第一时钟选择模块MUX1的选择端S1和第二时钟选择模块MUX2的选择端S2，以控制时钟选择模块进行时钟选择(图中译码器的输出分别与时钟选择模块的选择端S0、S1和S2连接)。

(2)网络处理器的MAC接口在配置为SMII和POS接口类型时没有发送方向时钟，FPGA装置在为网络处理器提供接收时钟的同时，输出一个与该接收时钟相同相位和频率的时钟在单板上绕线，并输入到FPGA装置作为SMII和POS接口时的发送时钟。绕线距离等于FPGA装置的接收时钟输出到网络处理器MAC接口的距离。这样，在SMII和POS接口时，就满足了时钟树结构的要求。当使用GMII和TBI接口时，在FPGA装置内部通过配置第一时钟选择模块MUX1，来选择网络处理器提供发送时钟，而在SMII和POS接口时，选择FPGA装置提供的时钟。

(3)接收方向和发送方向由接收先进先出队列(FIFO)和发送先进先出队列(用于发送方向的先进先出队列简称发送FIFO，用于接收方向的先进先出队列简称接收FIFO)将数据缓存，但接收方向的FIFO输入与输出使用同一时钟，接收FIFO相当于缓存器。而发送方向的FIFO输入与输出使用不同时钟，发送FIFO主要用来隔离两端数据，并实现发送数据源同步。

(4)GMII、TBI、SMII接口使用125MHz时钟，因其FIFO输出端的时钟使用125MHz晶振时钟。而POS接口使用100MHz时钟，则相应FIFO输出端的时钟使用100MHz晶振时钟。因此，FPGA外接第一时钟源100MHz晶振和第二时钟源125MHz晶振，并在FPGA内部到线路板的发送时钟由第二时钟选择模块MUX2选择100MHz或125MHz，以适应不同接口时钟需求。

(5)在使用TBI接口类型时，接收方向只有两个互为反相的与数据同频的时钟，此时使用DCM对接收时钟进行二倍频，将接收方向的数据打入FIFO。因此DCM输出时钟由数字时钟选择模块MUX0进行选择，即在TBI时选用二倍频时钟，而在其他接口类型时选用一倍频时钟。

接收方向FIFO为同步FIFO，其作用是缓存数据。发送方向FIFO为异步FIFO，其作用是隔离发送FIFO两端的时钟域。这样在网络处理器到FPGA装置和FPGA装置到线路板之间的数据传递变为同频异步，两边只需各自满足相应的时序关系即可。

同时，FPGA装置在向网络处理器(接收方向)和PHY层芯片(发送方向)提供时钟时，采用图8所示电路，保证FPGA装置提供的源同步时钟上升沿与数据之间存在固定的相位差。

图8中，FPGA装置内部的第一锁相环可以提供0度相移(图中CLK0)和180度(图中CLK180)相移时钟输出。寄存器均靠近芯片的引脚，数据寄存器组用于将数据打出，并有CLK0连接到数据寄存器的时钟引脚。第一和第二寄存器用于产生源同步时钟，CLK180和其反相分别连接到第一、第二寄存器的时钟引脚上。第一寄存器的数据输入端固定接‘1’，第二寄存器的数据输入端固定接‘0’，第一、第二寄存器的输出端通过“与”逻辑元件后输出。在CLK180的上升沿，输出脚出‘1’，而在CLK180的下降沿(即CLK0上升沿)，输出脚出‘0’，即源同步时钟按照交替‘0’和‘1’数据的方式输出，时钟频率等于输入时钟频率。源同步时钟与输出数据的固有延时相同，且源同步时钟上升沿与数据寄存器翻转时刻相差180°，所以输出的源同步时钟与数据相位有180°固定相差。其时序如图9所示。

发送FIFO的数据与晶振提供的时钟通过源同步时钟设计电路保证FPGA装置与线路板之间发送数据与时钟的源同步关系，只要时钟和数据走线等长则可以保证源同步时钟与发送FIFO读出数据之间正确的相位关系不受走线长度的限制。

本发明的FPGA装置可以配置为GMII、TBI、SMII和POS等接口类型，相应的内部逻辑功能有所不同。下面分别描述各种接口类型下的FPGA装置的配置情况。

(1)接口为GMII接口类型时

GMII接口类型的时序定义如图10所示。该接口类型在MAC侧提供了发送方向时钟，在PHY芯片侧提供了接收方向时钟，此时FPGA装置的主要作用相当于缓冲驱动器。FPGA装置配置选择125MHz晶振时钟作为发送FIFO的读出时钟。并通过源同步时钟设计，即用该时钟的180度反相产生到PHY层芯片的源同步时钟。FPGA装置在接收方向使用PHY芯片提供的接收时钟将接收数据存入接收FIFO，同时使用该时钟将数据从FIFO中读出，传送给网络处理器MAC接口，并用该时钟的180度反相产生接收方向的源同步时钟。发送FIFO和接收FIFO中存放GMII的数据和控制信号。

(2)接口为TBI接口类型时

TBI接口类型的时序定义如图11所示。该接口类型在MAC侧同样有发送时钟，在PHY侧也有接收时钟，FPGA装置同样相当于缓冲驱动器。但由于接收时钟是两个互为反相且频率为发送时钟的一半，即与接收数据的频率相同。为将接收数据存入内部FIFO，FPGA装置配置选择接收时钟的2倍频时钟将接收方向数据存入接收FIFO，2倍频时钟初相与其中一个接收时钟相同，同时FPGA装置使用该2倍频时钟将数据从FIFO中读出。

为保证在MAC接口侧再生的互为反相的两个接收时钟与接收数据满足一定的相位关系，FPGA装置采用另外一种源同步时钟生成方式，如图12所示。图中第二锁相环提供输入时钟的2倍频和2倍频反相时钟，图中为CLK2X和CLK2X180。图中虚线部分为源同步时钟的产生电路，包括第三、第四和第五寄存器，它们的时钟接2倍频反相时钟，即CLK2X180。其中第三寄存器对时钟分频，第四寄存器和第五寄存器靠近输出脚，它们的数据端分别接第三寄存器的输出和反相输出。而数据寄存器组也靠近输出脚，数据端接TBI的数据信号，并且时钟端接2倍频时钟，即CLK2X。

电路产生的时序如图13所示。第四寄存器和第五寄存器输出即为互为反相的，且与锁相环输入时钟同频的源同步时钟，它们的上升沿都与输出数据存在半个CLK2X时钟周期的固定相差。

(3)接口为SMII接口类型时

SMII接口类型为非源同步方式存在距离限制的问题，其接口时序如图14所示。网络处理器MAC接口没有发送时钟，FPGA装置的配置选择接收时钟绕线一段距离后的时钟作为发送时钟，参见图6，并将发送数据存入发送FIFO中。在PHY层芯片侧则选择125MHz晶振时钟将发送数据从FIFO中读出，同时使用源同步时钟设计电路向PHY芯片提供源同步的发送时钟和环回时钟。SMII接口时序中使用了数据同步信号(图14中Sync)进行数据同步，数据同步信号Sync每10个时钟周期有效一次，即变为高电平，并持续一个时钟周期，表示10-bit段起始。SMII接口时序要求接收方向数据(由PHY层器件发出)也要与该信号对齐。

为实现源同步转换，FPGA装置在PHY层器件侧的接口定义中增加了接收方向的数据同步信号RxSync，并根据PHY层芯片使用SMII或SS-SMII接口有两种处理方法：

A、PHY层芯片使用SMII接口

在FPGA装置在发送方向只是将SMII的发送数据和数据同步信号在FIFO中缓存，输出给PHY层芯片，要求该数据同步信号在送给PHY芯片的同时环回给FPGA，环回的方式和距离等同于环回时钟的处理方法。如图15所示。环回的数据同步信号作为接收方向的数据同步信号，只要走线距离等于FPGA与物理层器件之间两个方向上数据走线距离之和，则环回的数据同步信号的作用就相当于物理层器件提供了一个接收方向的数据同步信号。FPGA装置使用这个接收数据同步信号的起始点将接收方向的数据存入接收FIFO之中。在网络处理器侧，FPGA装置根据MAC接口的数据同步信号Sync，做为起始点将数据从接收FIFO中读出，因此在MAC看来，数据是按照Sync对齐的。

B、PHY层芯片使用SS-SMII接口

SS-SMII与SMII不同之处在于SS-SMII本身提供了接收方向的数据同步信号和同步时钟，因此，FPGA装置发送方向的数据同步信号不需要环回，也不需要使用环回时钟。在接收方向上同样利用SS-SMII接口的接收数据同步信号的起始点将接收方向的数据存入接收FIFO之中。而FPGA装置在网络处理器一侧使用网络处理器MAC接口提供的数据同步信号为起始点将数据从接收FIFO中读出，其他处理方式等同于上述SMII接口类型。

(4)接口为POS接口类型

POS接口类型为非源同步的接口类型，它与SMII接口类型一样存在距离限制问题。在满足POS接口时序的前提下，为延长走线距离，FPGA装置在PHY芯片侧使用环回时钟模拟接收时钟，并在发送方向和接收方向采用了不同的处理方法。

A、发送方向

POS接口在发送方向的接口时序如图16所示。图中信号定义参见表4。POS接口兹发送方向的操作时序过程是：网络处理器MAC接口控制端口地址(TxAddr)在四个端口(图中标示为P0、P1、P2和P3)之间轮询，并给PHY层器件两个周期的响应时间，PHY层器件拉高反压流控信号(TxPFA)表示它可以接收数据，TxPFA高电平对应的地址的前2个周期的地址表示可用的端口地址。MAC接口拉低发送使能信号(TxENB)表示其发送数据(TxData)，总线上的数据为有效数据，而TxENB变低的前一个周期所对应的端口地址(如图中端口P2)为发送数据传送的目的端口。在数据传送过程中MAC接口提供数据帧起始信号(TxSOF)表示对应的数据为数据帧的第一个数据。而数据帧结束信号(TxEOF)时则表示对应数据为数据帧的最后一个数据。当一个数据帧传送完成后，MAC接口拉高TxENB又开始下一个端口地址的选择过程。

根据上述操作过程，PHY层芯片控制的信号只有反压流控信号(TxPFA)，其他信号均由MAC接口控制。要求反压流控信号必须与发送端口地址存在一定的对应关系，才能在PHY层器件某一端口出现拥塞时，不会丢失数据。如果将PHY芯片的TxPFA信号直接提供给网络处理器的MAC接口，则当网络处理器与PHY器件的距离较远时，这一对应关系不能被保证。FPGA装置的处理方法是将PHY层器件传送的反压流控信号(TxPFA)用环回时钟接收下来，并按照它FPGA装置输出的端口地址的对应关系得到PHY层芯片的哪个端口可以发送数据，由于FPGA与PHY芯片的距离较远，需要按照实际走线距离确定TxPFA与TxAddr的对应关系。FPGA装置根据再根据网络处理器侧发送端口地址，将反压流控信号再生，并按照与网络处理器发送端口地址的对应关系，传送给网络处理器。而网络处理器MAC接口发送的数据信号(包括发送数据、端口地址和控制信号)都通过FPGA内部的发送FIFO和源同步转换电路后直接传送线路板上的PHY层器件，保证了数据按照流控要求进入PHY层器件的各个POS端口。

B、接收方向

POS接口的接收方向时序如图17所示。图中信号含义参见表4。接收方向的操作过程是：网络处理器MAC接口控制接收端口地址(RxAddr)按照P0、P1、P2和P3的顺序轮询。当有数据要传送时，PHY层器件需要拉高反压流控信号(RxPFA)，RxPFA高电平所对准的端口地址的下两个端口表示需要传送数据的端口。例如RxPFA高电平与P0对准，则表示物理层器件需要使用端口P2传送数据。当网络处理器接到请求后，将接收使能信号(RxENB)拉低，表示开始接收数据。RxENB信号拉低前的一个时钟周期所对应的端口表示此次数据传送的端口，如图中的端口P2。而PHY层器件在收到RxENB信号两个周期之后，应将接收合法信号(RxVAL)拉高，同时将数据放到接收数据(RxData)总线上。接收数据合法信号RxVAL高电平的每个时钟周期对应一个有效数据，低电平则数据无效，当数据帧结束信号(RxEOF)和RxVAL同时有效时，表示当前RxData总线上的数据为最后一个数据。物理层器件在传送数据期间同时可以申请下个需要访问的端口，当完成一次传送后，可以立即启动下一个端口的传送过程。

从上述POS接口接收方向的时序可以看出，在长距离数据传输中，FPGA要实现网络处理器与物理层芯片之间正确的数据传递必须先将PHY层器件的数据按照端口存入内部接收FIFO，再按照POS接口时序将各个端口数据传递给网络处理器，否则，不能满足两拍的时序要求。FPGA装置在接收方向上设置了4个FIFO，每个FIFO对应一个端口(在GMII、TBI或SMII接口类型时只复用其中一个FIFO)，FPGA装置在PHY层芯片侧的控制信号RxVAL和RxPFA，以及网络处理器侧的控制信号RxENB和RxAddr都由FPGA得到后根据各自的接口时序再生。具体的处理方法是：首先，在PHY层芯片侧，FPGA装置生成端口地址轮询信号，根据PHY层芯片的RxPFA信号生成RxENB，并将PHY层芯片传送的数据按照端口存入内部各FIFO中。而在网络处理器一侧，FPGA装置根据各个FIFO的非空信号和网络处理器MAC接口提供的端口地址生成接收方向的反压流控信号(RxPFA)，之后按照网络处理器提供的接收使能信号将数据从各接收FIFO中读出，并传送给网络处理器。

除对上述接口类型的支持外，本发明装置还可是根据线路板的接口标示信息自动进行各个接口类型之间的切换。线路板的接口标示信息就是由线路板提供的几个信号线，信号线的组合标示线路板上PHY芯片使用何种接口类型。接口标示信息与FPGA装置相连，当线路板完成插入和上电过程之后，FPGA装置对接口标示信息进行译码，并控制各个时钟二选一选择器和数据选择和控制器等，自动配置为与接口标示信息相符的接口类型以及相应的数据控制方式。

FPGA装置留有控制接口，也可以由CPU等控制芯片对FPGA装置进行配置。

为了在线路板热插拔过程中，对保护器件和设备不受电气损坏，要求线路板未上电之前，与线路板连接的信号(主要是指输出和双向信号)必须设置为高阻状态。线路板的在位信号和上电完成信号分别通过接插件与FPGA相连，在FPGA内部在位信号和上电完成信号组合控制所有输出信号和双向信号输出三态门的高阻控制引脚，且只有在位信号和上电完成信号同时有效时，三态门才可以被打开。或者说，在位信号和上电完成信号其中之一无效，三态门立即关闭，即输出信号变为高阻。

当线路板拔出时，在位信号和上电完成信号变为无效电平，FPGA输出变为高阻。当线路板插入，并且上电完成后，FPGA将三态门打开，开始正常工作。

Claims (18)

1、一种延长网络处理器介质访问接口走线距离的方法，其特征在于，该方法通过连接于网络处理器和物理层逻辑器件之间的同步转换装置按接口类型处理接口间信号：

当网络处理器和物理层逻辑器件的接口类型为源同步方式的类型时，同步转换装置至少提高数据类型信号和时钟类型信号的驱动能力；

当网络处理器和物理层逻辑器件的接口类型为非源同步方式的类型时，所述同步转换装置在网络处理器接口侧产生源同步发送时钟信号，以及在物理层器件接口侧产生源同步接收时钟信号，使数据类型信号和时钟类型信号转换为源同步的信号。

2、如权利要求1所述的方法，其特征在于：所述同步转换装置将提供给网络处理器的接收时钟延时，产生与网络处理器所发送的数据同步的源同步发送时钟信号。

3、如权利要求1所述的方法，其特征在于：所述同步转换装置将输出给物理层器件的发送时钟信号延时，产生与物理层器件发送数据同步的源同步接收时钟信号。

4、如权利要求2或3所述的方法，其特征在于：时钟信号延时通过绕线延时方式实现，其中：源同步发送时钟信号的绕线距离，由网络处理器与同步转换装置之间数据的传输距离确定；源同步接收时钟信号的绕线距离，由同步转换逻辑与物理层器件接口之间数据传输距离的两倍距离确定。

5、如权利要求1所述的方法，其特征在于：所述非源同步方式的接口类型包括SMII和POS接口类型，所述源同步方式的接口类型包括GMII和TBI接口类型。

6、如权利要求1、2或3所述的方法，其特征在于：网络处理器和物理层逻辑器件的接口类型为非源同步方式的类型时，同步转换装置向网络处理器和物理层器件提供的源同步时钟的上升沿与数据之间存在固定的相位差。

7、如权利要求1所述的方法，其特征在于：同步转换装置根据物理层器件的接口标识信息判断接口类型，并将网络处理器和物理层器件的接口配置为相同的接口类型及相应的数据控制方式。

8、如权利要求1至7任一所述的方法，其特征在于：同步转换装置采用先进先出队列(FIFO)缓存数据，其中：用于接收物理层器件发送数据的接收先进先出队列的输入与输出使用同一时钟；用于接收网络处理器发送数据的发送先进先出队列的输入与输出使用不同时钟。

9、如权利要求8所述的方法，其特征在于，当接口为SMII接口类型时：

同步转换装置选择125MHz晶振时钟作为发送先进先出队列的读出时钟，并用该时钟的180度反相产生到PHY层芯片的源同步时钟；

同步转换装置在接收方向使用物理层器件提供的接收时钟将接收数据存入接收先进先出队列，同时使用该时钟将数据从该队列中读出，传送给网络处理器的接口。

10、如权利要求8所述的方法，其特征在于，当接口为TBI接口类型时：

同步转换装置用接收时钟的2倍频时钟将接收方向数据存入接收先进先出队列，同时使用该2倍频时钟将数据从该队列中读出，传送给网络处理器的接口，其中，2倍频时钟初相与两个接收时钟之一相同。

11、如权利要求8所述的方法，其特征在于，当接口为SMII接口类型时：

在网络处理器接口侧，同步转换装置用源同步发送时钟将发送数据存入发送先进先出队列中，并向物理层器件提供该源同步发送时钟；

在物理层器件接口侧则选择125MHz晶振时钟将发送数据从该发送先进先出队列中读出，传送给物理层器件接口，并使用源同步接收时钟将物理层器件发出的数据存入接收先进先出队列中。

12、如权利要求8所述的方法，其特征在于，当接口为POS接口类型时：

(1)在发送方向上：

同步转换装置采用源同步接收时钟接收物理层器件传送的反压流控信号，并按照与物理层器件端口地址的对应关系得到物理层器件可以发送数据的端口；然后

同步转换装置根据网络处理器侧发送端口地址，将反压流控信号再生，并按照与网络处理器发送端口地址的对应关系，传送给网络处理器；以及

网络处理器接口发送的数据、端口地址和控制信号通过同步转换装置后直接传送给物理层器件；

(2)在接收方向上：

在物理层器件侧，同步转换装置生成端口地址轮询信号和接收使能信号，然后将物理层器件传送的数据按照端口存入与该端口相应的接收先进先出队列中；

在网络处理器一侧，同步转换装置根据各个先进先出队列的非空信号和网络处理器接口提供的端口地址生成接收方向的反压流控信号，然后按照网络处理器提供的接收使能信号将数据从各接收先进先出队列中读出，并传送给网络处理器。

13、如权利要求1、9、10、11或12所述的方法，其特征在于：当同步转换装置检测到物理层器件所在线路板不在位时，将物理层器件的接口信号设置为高阻状态。

14、一种同步转换装置，其特征在于包括：

数字时钟管理模块，用于提供1倍频、2倍频和反向时钟信号，其中，所述1倍频时钟信号用于网络处理器侧的接收时钟信号；

数字时钟选择模块，与数字时钟管理模块的输出端连接，用于从1倍频和2倍频时钟信号中选择一路时钟信号作为物理层逻辑器件侧的接收时钟信号；

第一时钟选择模块，用于从所述1倍时钟信号和网络处理器侧的输入时钟信号中选择一路时钟信号作为网络处理器侧的发送时钟信号；

第二时钟选择模块，用于从第一时钟源和第二时钟源中选择一路时钟信号作为物理层逻辑器件侧的发送时钟信号和作为所述数字时钟管理模块的输入时钟信号；

接收先进先出队列，用于在所述数字时钟选择模块的输出时钟信号控制下将数据接收进队列和将队列中的数据发出；

发送先进先出队列，用于在第一时钟选择模块的输出时钟信号控制下将数据接收进队列，在所述第二时钟模块的输出时钟信号控制下将队列中的数据发出；

译码器，对接口类型的标识信息进行译码，并输出信号控制所述数字时钟选择模块、第一时钟选择模块和第二时钟选择模块进行时钟选择，其中，当所述接口类型为源同步方式的类型时，控制第一时钟选择模块选择所述网络处理器侧的输入时钟信号；当所述接口类型为非源同步方式的类型时，控制第一时钟选择模块选择所述1倍时钟信号，将数据类型信号和时钟类型信号转换为源同步信号。

15、如权利要求14所述的装置，其特征在于，所述数字时钟管理模块包括第一锁相环元件，该锁相环元件根据输入的一路时钟信号输出两路相位相反的时钟信号。

16、如权利要求15所述的装置，其特征在于，还包括第一寄存器、第二寄存器和逻辑与元件，第一寄存器的数据输入端接高电平信号，第二寄存器的数据输入端接低电平信号，该两寄存器的控制端与锁相环元件的反相时钟输出端连接，两寄存器的输出端和所述逻辑与元件的输入连接，由该逻辑与元件输出逻辑运算后的时钟信号。

17、如权利要求14至16任一所述的装置，其特征在于：所述数字时钟管理模块还包括第二锁相环元件，该锁相环元件根据输入的一路时钟信号输出一路2倍时钟信号和一路相位相反的2倍时钟信号。

18、如权利要求17所述的装置，其特征在于，还包括第三、第四和第五寄存器，该第三、第四和第五寄存器的控制端与第二锁相环元件的2倍反相时钟连接，第三寄存器用于对输入时钟分频，第四寄存器和第五寄存器的数据端分别接第三寄存器的输出和反相输出。

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