CN113220622A - 一种主板及时序控制方法、装置 - Google Patents

Abstract

本申请公开了一种主板，包括时钟源和处理器，在时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接。还公开了一种时序控制方法，在数据发送方向为设备卡到处理器的情况下，确定信号传输时间差；根据信号传输时间差和时序要求，确定时钟线缆的总长度，以在时钟连接器之间使用总长度的时钟线缆，进行时序控制。应用本申请所提供的技术方案，主板的时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，不会占用主板上的空间，通过调整时钟线缆的长度，可以有效地进行时序控制，可以优化信号质量，减小链路设计风险。本申请还公开了一种时序控制装置，具有相应技术效果。

Description

一种主板及时序控制方法、装置

技术领域

本申请涉及计算机应用技术领域，特别是涉及一种主板及时序控制方法、装置。

背景技术

在服务器系统的PCIe(peripheral component interconnect express，高速串行计算机扩展总线标准)链路设计过程中，时钟(Clock)信号线的抖动控制尤为重要。在基于公共时钟(Commom Clock)架构的PCIe拓扑中，如果发送芯片的时钟链路与接收芯片的时钟链路差异过大，将会影响接收芯片PCIe信号的识别，容易导致一些不可预见问题的出现，增加系统设计风险。所以服务器系统中对于时钟信号线抖动有一定的控制要求。

而针对时钟信号线抖动的控制要求，在设计时通常会将其近似换算为时序要求，通过控制印制电路板上数据发送路径和时钟源路径的相对链路长度，使时序满足设计要求，进而控制抖动。

目前，多是通过绕线的方式满足信号线等长的设计要求。但是这种方式具有一定的局限性，无法应用在一些特殊应用场景中。比如，随着印制电路板上布线密度的增加，有时很难找到足够的空间进行绕线，或者，为了使长度达到要求必须压缩布线间距，这样会带来信号间串扰，增加设计风险。

发明内容

本申请的目的是提供一种主板及时序控制方法、装置，以有效地进行时序控制。

为解决上述技术问题，本申请提供如下技术方案：

一种主板，包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接。

在本申请的一种具体实施方式中，所述时钟源经板载走线与首个所述时钟连接器连接，最后一个所述时钟连接器经板载走线与所述处理器连接。

在本申请的一种具体实施方式中，所述时钟线缆的总长度根据时序要求确定。

一种时序控制方法，应用于主板，所述主板包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接，所述主板连接有设备卡；所述时序控制方法包括：

在数据发送方向为所述设备卡到所述处理器的情况下，确定信号传输时间差，所述信号传输时间差为：信号从所述时钟源发出经所述设备卡到达所述处理器的第一传输时间与信号从所述时钟源发出直接到达所述处理器的第二传输时间的差；

根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，以在所述时钟连接器之间使用所述总长度的时钟线缆，进行时序控制。

在本申请的一种具体实施方式中，所述确定信号传输时间差，包括：

确定时钟链路和数据链路中每个链路段的原始长度；

根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间；

基于信号在每个链路段上的传输时间，确定信号传输时间差。

在本申请的一种具体实施方式中，所述主板与所述设备卡的链路段中包含线缆段，所述根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间，包括：

针对每个链路段，如果该链路段为线缆段，则根据该链路段的原始长度和线缆上的信号传输速度，确定信号在该链路段上的传输时间；

如果该链路段不是线缆段，则根据该链路段的原始长度和印制电路板上的信号传输速度，确定信号在该链路段上的传输时间。

在本申请的一种具体实施方式中，还包括：

在所述线缆段的原始长度发生变化后，重复执行所述确定时钟链路和数据链路中每个链路段的原始长度的步骤。

在本申请的一种具体实施方式中，所述根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，包括：

根据所述信号传输时间差和时序要求，确定基于所述时钟源直接到达所述处理器的链路段的原始长度的最小增加长度；

根据所述最小增加长度，确定所述时钟线缆的总长度。

在本申请的一种具体实施方式中，所述根据所述最小增加长度，确定所述时钟线缆的总长度，包括：

基于所述最小增加长度，确定可用长度范围；

在所述可用长度范围中选择一个长度，确定为所述时钟线缆的总长度。

一种时序控制装置，应用于主板，所述主板包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接，所述主板连接有设备卡；所述时序控制装置包括：

信号传输时间差确定模块，用于在数据发送方向为所述设备卡到所述处理器的情况下，确定信号传输时间差，所述信号传输时间差为：信号从所述时钟源发出经所述设备卡到达所述处理器的第一传输时间与信号从所述时钟源发出直接到达所述处理器的第二传输时间的差；

时钟线缆长度确定模块，用于根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，以在所述时钟连接器之间使用所述总长度的时钟线缆，进行时序控制。

应用本申请实施例所提供的技术方案，主板的时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，不会占用主板上的空间，通过调整时钟线缆的长度，可以有效地进行时序控制，可以优化信号质量，减小链路设计风险。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例中一种主板的结构示意图；

图2为相关技术的PCIe拓扑中一种数据发送方向的示意图；

图3为相关技术的PCIe拓扑中另一种数据发送方向的示意图；

图4为本申请实施例中一种时序控制方法的实施流程图；

图5为相关技术的一种PCIe拓扑示意图；

图6为相关技术的一种时钟链路绕线拓扑示意图；

图7为本申请实施例中一种PCIe拓扑示意图；

图8为本申请实施例中一种时序控制装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参见图1所示，为本申请实施例所提供的一种主板的结构示意图，该主板包括时钟源110和处理器120，在时钟源110和处理器120之间串联有至少两个时钟连接器130，时钟连接器130之间通过时钟线缆连接。

在本申请实施例中，主板上设置有时钟源110和处理器120，处理器120可以是CPU(central processing unit，中央处理器)，当然还可以设置有其他器件，比如存储器等，因为不影响对本申请方案的描述，所以对于其他器件不再赘述。

在时钟源110和处理器120之间串联有至少两个时钟连接器130，如两个、三个等，在图1中仅示出两个。为方便描述，本申请实施例以下的示例性说明部分均以在时钟源110和处理器120之间串联两个时钟连接器130为例进行说明。这几个时钟连接器130之间通过时钟线缆连接，通过调整时钟线缆的长度可以满足时序要求。时钟连接器130之间通过时钟线缆连接，不在主板上走线，不会占用主板上的空间，通过调整时钟线缆的长度即可有效地进行时序控制。

串联的时钟连接器130在主板上可以按照横向或纵向排列，以方便通过时钟线缆连接。

在本申请的一种具体实施方式中，时钟源110可以经板载走线与首个时钟连接器130连接，最后一个时钟连接器130可以经板载走线与处理器120连接。即时钟线从时钟源110引出后进入首个时钟连接器130，然后经过时钟线缆到达后一个时钟连接器130，依次往后，到达最后一个时钟连接器130，再经过板载走线到达处理器120。这样可以保障时钟源110、处理器120与时钟连接器130的连接稳定性。

时钟线缆的总长度可以根据时序要求确定。在实际应用中，信号传输协议中设定有一定的时序要求。比如，图2、图3所示的相关技术的基于公共时钟架构的PCIe拓扑中，包括时钟源和处理器的主板连接有设备卡。设备卡可以是安装在主板的PCIe插槽中的卡式设备。图2中数据发送方向为处理器到设备卡，这种情况下，时序要求为：T_abs(L1+T1-L2)<12ns。图3中数据发送方向为设备卡到处理器，这种情况下，时序要求为：T_abs(L2+T1-L1)<12ns。其中，T_abs(X-Y)为信号在链路X和Y的传输时间差，L1表示时钟源与处理器之间的链路，L2表示时钟源与设备卡之间的链路，T1表示处理器与设备卡之间的链路。根据时序要求可以对时钟线缆的总长度进行确定。如果存在两个时钟连接器，则这两个时钟连接器之间的时钟线缆的长度即为该总长度。如果存在三个或三个以上时钟连接器，则可以按照总长度确定这几个时钟连接器之间的每段时钟线缆的长度。

根据时序要求确定时钟线缆的总长度，以满足信号线等长的设计要求。时钟线缆不占用主板空间，通过在时钟源与处理器之间设置时钟连接器，可以减少因没有足够的空间进行绕线带来的困扰，或者减少为使长度达到要求而压缩布线间距带来的信号间串扰，减少了设计风险。

参见图4所示，为本申请实施例所提供的一种时序控制方法的实施流程图，该方法应用于主板，主板包括时钟源和处理器，在时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，主板连接有设备卡，该方法可以包括以下步骤：

S410：在数据发送方向为设备卡到处理器的情况下，确定信号传输时间差。

其中，信号传输时间差为：信号从时钟源发出经设备卡到达处理器的第一传输时间与信号从时钟源发出直接到达处理器的第二传输时间的差。

在图2、图3所示的PCIe拓扑中，T1和L2链路较长，当数据发送方向为处理器到设备卡时，通过T_abs(L1+T1-L2)进行时序计算，由于T1和L2链路的长度相当，将信号在T1和L2链路的传输时间作差，使得T_abs(L1+T1-L2)较易满足设计要求。而当数据发送方向为设备卡到处理器时，通过T_abs(L2+T1-L1)进行时序计算，是要将信号在T1和L2链路的传输时间作和，使得T_abs(L2+T1-L1)容易超出设计要求。所以，本申请实施例主要基于后一种情况，即数据发送方向为设备卡到处理器的情况进行分析，确定时钟线缆的总长度。

在数据发送方向为设备卡到处理器的情况下，可以先确定信号传输时间差。该信号传输时间差为，信号从时钟源发出经设备卡到达处理器的第一传输时间与信号从时钟源发出直接到达处理器的第二传输时间的差。

在本申请的一种具体实施方式中，可以通过以下步骤确定信号传输时间差：

步骤一：确定时钟链路和数据链路中每个链路段的原始长度；

步骤二：根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间；

步骤三：基于信号在每个链路段上的传输时间，确定信号传输时间差。

为便于描述，将上述三个步骤结合起来进行说明。

在相关技术中，基于公共时钟架构的PCIe拓扑可以如图5所示，其中，实线表示数据链路，虚线表示时钟链路，主板通过相应的接口等连接有设备卡，主板中设置有时钟源和处理器，当数据链路或者时钟链路中包含较长的线缆(图5中的T2/T3即为线缆)时，为了满足时序要求，在相关技术中将通过绕线方式增加时钟源到处理器的走线长度，如图6所示。但是如果链路中包含的线缆较长或者主板绕线空间有限，则绕线方式将会显现出局限性。所以，本申请实施例在时钟源和处理器之间增加时钟连接器，时钟连接器之间通过时钟线缆连接，通过选取合适长度的时钟线缆以达到时序要求。

在本申请实施例中，可以先确定时钟链路和数据链路中每个链路段的原始长度。图5所示的链路段包括T1、T2、T3、L1、L2、L3、L4，其中T2、L3为同一链路段，使用的是线缆，T1和L2原始长度均为10inch，T2原始长度为50inch，T3和L4原始长度均为5inch，T1原始长度为5inch。

信号在不同介质中传输速度不同，如在印制电路板上信号传输速度近似为170ps/inch，线缆上信号传输速度近似为130ps/inch。根据每个链路段的原始长度和相应的信号传输速度，可以确定信号在每个链路段上的传输时间。

具体的，如果主板与设备卡的链路段中包含线缆段，则针对每个链路段，如果该链路段为线缆段，则根据该链路段的原始长度和线缆上的信号传输速度，确定信号在该链路段上的传输时间。如使用该链路段的原始长度乘以线缆上的信号传输速度得到信号在该链路段上的传输时间。如果该链路段不是线缆段，则根据该链路段的原始长度和印制电路板上的信号传输速度，确定信号在该链路段上的传输时间。如使用该链路段的原始长度乘以印制电路板上的信号传输速度得到信号在该链路段上的传输时间。

基于信号在每个链路段上的传输时间，可以确定信号传输时间差。如图5所示的PCIe拓扑中，确定的信号传输时间差T_abs(L2+L3+L4+T3+T2+T1-L1)＝10*170+50*130+5*170+5*170+50*130+10*170-5*170＝17.25ns。

S420：根据信号传输时间差和时序要求，确定时钟线缆的总长度，以在时钟连接器之间使用总长度的时钟线缆，进行时序控制。

时序要求如前面所描述的，数据发送方向为设备卡到处理器的情况下，时序要求为：T_abs(L2+T1-L1)<12ns。在数据发送方向为设备卡到处理器的情况下，确定信号传输时间差后，进一步可以根据信号传输时间差和时序要求，确定时钟线缆的总长度。

在本申请的一种具体实施方式中，可以先根据信号传输时间差和时序要求，确定基于时钟源直接到达处理器的链路段的原始长度的最小增加长度，根据最小增加长度，确定时钟线缆的总长度。

根据信号传输时间差和时序要求，可以确定基于时钟源直接到达处理器的链路段的原始长度的最小增加长度。如(17.25-12)/0.17＝30.88inch，T1的最小增加长度为30.88inch。然后根据最小增加长度，可以确定时钟线缆的总长度。具体的，可以将该最小增加长度确定为时钟线缆的总长度，或者，可以基于基于最小增加长度，确定可用长度范围，然后在可用长度范围中选择一个长度，确定为时钟线缆的总长度。如在一个设定的长度范围中加上最小增加长度，得到可用长度范围。设定的长度范围可以根据实际情况进行设定和调整，如[0,10inch]，在此范围中加上最小增加长度，可以得到可用长度范围[30.88inch,40.88inch]。在可用长度范围中选择一个长度，将其确定为时钟线缆的总长度。

确定出时钟线缆的总长度后，即可在时钟连接器之间使用该总长度的时钟线缆，进行时序控制。因为时钟线缆的总长度是根据时序要求确定的，所以，在时钟连接器之间使用该总长度的时钟线缆后，将满足时序要求。

在图5所示的PCIe拓扑的基础上，根据本申请实施例所提供的技术方案对其进行改进，可以得到图7所示的PCIe拓扑。在图7中，在主板上增加了两个时钟连接器，时钟线从时钟源引出以后进入一个时钟连接器，经时钟线缆到另一个时钟连接器，再经过板载走线到处理器。图7中的链路段S1+S2+S3对应于图5中的链路段T1，S1与S3的长度与T1长度相当，S2为时钟线缆，通过本申请实施例计算出的时钟线缆的总长度即为需要为S2选取的长度，将使得在图7中，T_abs(L2+L3+L4+T3+T2+T1-S1-S2-S3)<12ns，满足时序要求。

应用本申请实施例所提供的方法，主板的时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，不会占用主板上的空间，通过调整时钟线缆的长度，可以有效地进行时序控制，可以优化信号质量，减小链路设计风险。

在本申请的一个实施例中，该方法还可以包括以下步骤：

在线缆段的原始长度发生变化后，重复执行确定时钟链路和数据链路中每个链路段的原始长度的步骤。

在本申请实施例中，主板与设备卡的链路段中如果包含线缆段，则根据实际需要，可能会对该线缆段进行长度调整，使其原始长度发生变化。在线缆段的原始长度发生变化后，可以重复执行确定时钟链路和数据链路中每个链路段的原始长度及其以下步骤的操作，以重新确定时钟线缆的总长度，以满足时序要求。在重复执行确定时钟链路和数据链路中每个链路段的原始长度的步骤时，重新确定的线缆段的原始长度即为其变化后的原始长度。

相应于上面的方法实施例，本申请实施例还提供了一种时序控制装置，应用于主板，主板包括时钟源和处理器，在时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，主板连接有设备卡；下文描述的时序控制装置与上文描述的时序控制方法可相互对应参照。

参见图8所示，该装置可以包括以下模块：

信号传输时间差确定模块810，用于在数据发送方向为设备卡到处理器的情况下，确定信号传输时间差，信号传输时间差为：信号从时钟源发出经设备卡到达处理器的第一传输时间与信号从时钟源发出直接到达处理器的第二传输时间的差；

时钟线缆长度确定模块820，用于根据信号传输时间差和时序要求，确定时钟线缆的总长度，以在时钟连接器之间使用总长度的时钟线缆，进行时序控制。

应用本申请实施例所提供的装置，主板的时钟源和处理器之间串联有至少两个时钟连接器，时钟连接器之间通过时钟线缆连接，不会占用主板上的空间，通过调整时钟线缆的长度，可以有效地进行时序控制，可以优化信号质量，减小链路设计风险。

在本申请的一种具体实施方式中，信号传输时间差确定模块810，用于：

确定时钟链路和数据链路中每个链路段的原始长度；

根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间；

基于信号在每个链路段上的传输时间，确定信号传输时间差。

在本申请的一种具体实施方式中，主板与设备卡的链路段中包含线缆段，信号传输时间差确定模块810，用于：

针对每个链路段，如果该链路段为线缆段，则根据该链路段的原始长度和线缆上的信号传输速度，确定信号在该链路段上的传输时间；

如果该链路段不是线缆段，则根据该链路段的原始长度和印制电路板上的信号传输速度，确定信号在该链路段上的传输时间。

在本申请的一种具体实施方式中，还包括重复执行控制模块，用于：

在线缆段的原始长度发生变化后，重复执行确定时钟链路和数据链路中每个链路段的原始长度的步骤。

在本申请的一种具体实施方式中，时钟线缆长度确定模块820，用于：

根据信号传输时间差和时序要求，确定基于时钟源直接到达处理器的链路段的原始长度的最小增加长度；

根据最小增加长度，确定时钟线缆的总长度。

在本申请的一种具体实施方式中，时钟线缆长度确定模块820，用于：

基于最小增加长度，确定可用长度范围；

在可用长度范围中选择一个长度，确定为时钟线缆的总长度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

Claims (10)

1.一种主板，其特征在于，包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接。

2.根据权利要求1所述的主板，其特征在于，所述时钟源经板载走线与首个所述时钟连接器连接，最后一个所述时钟连接器经板载走线与所述处理器连接。

3.根据权利要求1或2所述的主板，其特征在于，所述时钟线缆的总长度根据时序要求确定。

4.一种时序控制方法，其特征在于，应用于主板，所述主板包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接，所述主板连接有设备卡；所述时序控制方法包括：

在数据发送方向为所述设备卡到所述处理器的情况下，确定信号传输时间差，所述信号传输时间差为：信号从所述时钟源发出经所述设备卡到达所述处理器的第一传输时间与信号从所述时钟源发出直接到达所述处理器的第二传输时间的差；

根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，以在所述时钟连接器之间使用所述总长度的时钟线缆，进行时序控制。

5.根据权利要求4所述的时序控制方法，其特征在于，所述确定信号传输时间差，包括：

确定时钟链路和数据链路中每个链路段的原始长度；

根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间；

基于信号在每个链路段上的传输时间，确定信号传输时间差。

6.根据权利要求5所述的时序控制方法，其特征在于，所述主板与所述设备卡的链路段中包含线缆段，所述根据每个链路段的原始长度和相应的信号传输速度，确定信号在每个链路段上的传输时间，包括：

针对每个链路段，如果该链路段为线缆段，则根据该链路段的原始长度和线缆上的信号传输速度，确定信号在该链路段上的传输时间；

如果该链路段不是线缆段，则根据该链路段的原始长度和印制电路板上的信号传输速度，确定信号在该链路段上的传输时间。

7.根据权利要求6所述的时序控制方法，其特征在于，还包括：

在所述线缆段的原始长度发生变化后，重复执行所述确定时钟链路和数据链路中每个链路段的原始长度的步骤。

8.根据权利要求4至7之中任一项所述的时序控制方法，其特征在于，所述根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，包括：

根据所述信号传输时间差和时序要求，确定基于所述时钟源直接到达所述处理器的链路段的原始长度的最小增加长度；

根据所述最小增加长度，确定所述时钟线缆的总长度。

9.根据权利要求8所述的时序控制方法，其特征在于，所述根据所述最小增加长度，确定所述时钟线缆的总长度，包括：

基于所述最小增加长度，确定可用长度范围；

在所述可用长度范围中选择一个长度，确定为所述时钟线缆的总长度。

10.一种时序控制装置，其特征在于，应用于主板，所述主板包括时钟源和处理器，在所述时钟源和所述处理器之间串联有至少两个时钟连接器，所述时钟连接器之间通过时钟线缆连接，所述主板连接有设备卡；所述时序控制装置包括：

信号传输时间差确定模块，用于在数据发送方向为所述设备卡到所述处理器的情况下，确定信号传输时间差，所述信号传输时间差为：信号从所述时钟源发出经所述设备卡到达所述处理器的第一传输时间与信号从所述时钟源发出直接到达所述处理器的第二传输时间的差；

时钟线缆长度确定模块，用于根据所述信号传输时间差和时序要求，确定所述时钟线缆的总长度，以在所述时钟连接器之间使用所述总长度的时钟线缆，进行时序控制。

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