CN108763734A - 一种参考时钟线的高速信号优化方法与系统 - Google Patents

Abstract

本发明提供一种参考时钟线的高速信号优化方法与系统，所述方法包括：S1、根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；S2、基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；S3、根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。本发明通过确定时钟线的走线层分布，并根据仿真波形的叠层信息计算各走线层的信号传播速度，最后结合等长需求以及时延需求设置各走线层的长度，从而实现时钟信号线的优化设计，在既满足物理等长的基础上，又满足了时延需求，减小了链路的设计风险，避免导致不可预见问题，提高了系统设计成功率，增强信号质量。

Description

一种参考时钟线的高速信号优化方法与系统

技术领域

本发明涉及数字系统设计领域，特别是一种参考时钟线的高速信号优化方法与系统。

背景技术

在传统数字系统设计中，高速互联现象常常可以忽略不计，因为在传统数字系统中，其对系统性能的影响非常微弱。然而，随着计算机技术的不断发展，在众多决定系统性能的因素里，高速互联现象正起着主导作用，常常导致一些不可预见的问题的出现，极大的增加了系统设计的复杂性。

在服务器系统高速信号链路设计过程中，时钟信号线的等长设计非常重要，比如在主板设计时，Intel建议参考时钟到CPU和外围设备的长度差控制在5inch以内。这样才能保证各芯片间的正常通讯，提高系统稳定性。但在实际的设计过程中，由于考虑因素不够全面，会导致链路不满足设计要求，这将恶化信号质量，增加系统设计的风险。

针对高速链路参考时钟信号线等长设计的要求，在设计时通常会在板卡上绕线的方式，使时钟信号线到不同设备的走线长度满足设计要求。虽然在大部分情况下可以通过绕线的方式满足信号线等长的设计要求，但针对某些特殊的应用场景，绕线等长方式却有一定的局限性。对于时钟线而言，做等长的目的是为了控制时延，时钟线在不同PCB层走线时传播速度不一样，比如PCB表层走线的传播速度比内层传播速度快，当时钟线分布在PCB不同层时，即便满足长度等长要求，仍有可能不满足时延要求，这同样会增加设计风险，导致不可预见问题。

发明内容

本发明的目的是提供一种参考时钟线的高速信号优化方法与系统，旨在解决现有设计中盲目追求信号线的物理等长设计而忽略了更为关键的时延要求的问题，实现减小链路的设计风险，避免导致不可预见问题，提高系统设计成功率。

为达到上述技术目的，本发明提供了一种参考时钟线的高速信号优化方法，包括以下步骤：

S1、根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

S2、基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

S3、根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

优选地，所述等长需求具体为表层和内层的走线长度相差不超过5inch。

优选地，所述时延需求具体为以下：

最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

优选地，所述设置各走线层的长度具体为绕长表层走线：

S_表层＝V_表层*T

T为走线时长，S_表层为表层走线长度。

优选地，所述设置各走线层的长度具体为缩短内层走线：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。

本发明还提供了一种参考时钟线的高速信号优化系统，包括：

走线层分布确定模块，用于根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

传播速度确定模块，用于基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

走线层长度确定模块，用于根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

优选地，所述等长需求具体为表层和内层的走线长度相差不超过5inch。

优选地，所述时延需求具体为以下：

最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

优选地，所述走线层长度确定模块包括：

绕长表层走线单元，用于设置表层走线长度，所述表层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度；

缩短内层走线单元，用于设置内层走线长度，所述内层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

与现有技术相比，本发明通过确定时钟线的走线层分布，并根据仿真波形的叠层信息计算各走线层的信号传播速度，最后结合等长需求以及时延需求设置各走线层的长度，从而实现时钟信号线的优化设计，避免了盲目追求信号线的物理等长设计而忽略了更为关键的时延要求，在既满足物理等长的基础上，又满足了时延需求，使得设计更加合理，减小了链路的设计风险，避免导致不可预见问题，提高了系统设计成功率，增强信号质量。

附图说明

图1为本发明实施例中所提供的一种参考时钟线的高速信号优化方法流程图；

图2为本发明实施例中所提供的一种时钟信号在表层传播的仿真波形示意图；

图3为本发明实施例中所提供的一种时钟信号在内层传播的仿真波形示意图；

图4为本发明实施例中所提供的原始设计时钟信号仿真波形示意图；

图5为本发明实施例中所提供的优化后的时钟信号仿真波形示意图；

图6为本发明实施例中所提供的一种参考时钟线的高速信号优化系统结构框图。

具体实施方式

为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

下面结合附图对本发明实施例所提供的一种参考时钟线的高速信号优化方法与系统进行详细说明。

如图1所示，本发明实施例公开了一种参考时钟线的高速信号优化方法，包括以下步骤：

S1、根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

S2、基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

S3、根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

由于时钟线在不同PCB层走线时的传播速度不同，因此，需要对不同走线层的时钟线传播速度进行测定。

根据芯片布局以及其信号线布线情况确定时钟线的走线层分布，以某特定链路为例，该参考时钟链路分布在表层和内层，其中从时钟源到CPU的参考时钟分布在表层，约为15inch；从时钟源到设备的参考时钟分布在内层，约为18inch。

在建立走线模型后，根据表层和内层走线模型的叠层信息，来评估时钟信号在不同走线层的传播速度，具体如下：

首先，评估时钟信号在表层的传播速度。当在表层中的信号线走线长度分别为18inch和28inch时，通过仿真软件对信号波形进行信号仿真，接收端的波形如图2所示，两种走线在信号到达接收端的时间差约为1.55ns，可以评估出时钟信号在表层的传播速度约为6.45inch/ns(为方便后续计算，将表层传播速度换算为155ps/inch)。

其次，评估时钟信号在内层的传播速度。当在内层中的信号线走线程度分别为18inch和28inch时，通过仿真软件对信号波形进行信号仿真，接收端的波形如图3所示，两种走线在信号到达接收端的时间差约为1.88ns，可以评估出时钟信号在表层的传播速度约为5.32inch/ns(为方便后续计算，将内层传播速度换算为188ps/inch)。

按照时钟线等长设计要求，二者要满足5inch等长设计，即表层和内层的时钟线长度相差不超过5inch，基于表层走线评估，其最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

当二者需要满足5inch最大长度差时，其最大可允许的信号传输时延为755ps。

以本发明实施例中参考时钟链路示例中，表层走线为15inch，内层走线为18inch，其虽然满足等长设计要求，但其延时约为1060ps，并不能满足延时设计要求，延时波形如图4所示。

因此，需要结合等长需求和时延需求设置各走线层的长度。

所述设置各走线层的长度优选绕长表层走线，具体为：

S_表层＝V_表层*T

T为走线时长，S_表层为表层走线长度。

当内层传播速度为5.32inch/ns时，内层走线长度为18inch，其相应的表层走线长度为21.8±4.9inch，即16.9inch至26.7inch。

当选择绕长表层走线至18inch时，仿真波形如图5所示，二者的时延为600ps，满足时延需求。

所述设置各走线层的长度还可以缩短内层走线，具体为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。

当表层传播速度为6.45inch/ns时，表层走线长度为15inch，其相应的表层走线长度为12.4±4inch，即8.4inch至16.4inch。

本发明实施例通过确定时钟线的走线层分布，并根据仿真波形的叠层信息计算各走线层的信号传播速度，最后结合等长需求以及时延需求设置各走线层的长度，从而实现时钟信号线的优化设计，避免了盲目追求信号线的物理等长设计而忽略了更为关键的时延要求，在既满足物理等长的基础上，又满足了时延需求，使得设计更加合理，减小了链路的设计风险，提高了系统设计成功率，增强信号质量。

如图6所示，本发明实施例还公开了一种参考时钟线的高速信号优化系统，包括：

走线层分布确定模块，用于根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

传播速度确定模块，用于基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

走线层长度确定模块，用于根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

所述等长需求具体为表层和内层的走线长度相差不超过5inch。

所述时延需求具体为以下：

最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

所述走线层长度确定模块包括：

绕长表层走线单元，用于设置表层走线长度，所述表层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度；

缩短内层走线单元，用于设置内层走线长度，所述内层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种参考时钟线的高速信号优化方法，其特征在于，包括以下步骤：

S1、根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

S2、基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

S3、根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

2.根据权利要求1所述的一种参考时钟线的高速信号优化方法，其特征在于，所述等长需求具体为表层和内层的走线长度相差不超过5inch。

3.根据权利要求1所述的一种参考时钟线的高速信号优化方法，其特征在于，所述时延需求具体为以下：

最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

4.根据权利要求1-3任意一项所述的一种参考时钟线的高速信号优化方法，其特征在于，所述设置各走线层的长度具体为绕长表层走线：

S_表层＝V_表层*T

T为走线时长，S_表层为表层走线长度。

5.根据权利要求1-3任意一项所述的一种参考时钟线的高速信号优化方法，其特征在于，所述设置各走线层的长度具体为缩短内层走线：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。

6.一种参考时钟线的高速信号优化系统，其特征在于，包括：

走线层分布确定模块，用于根据芯片布局及其信号线布线情况确定时钟线在表层和内层的走线层分布，建立走线模型；

传播速度确定模块，用于基于走线模型获得仿真波形的叠层信息，并评估信号在表层和内层的传播速度；

走线层长度确定模块，用于根据信号传播速度结合等长需求以及时延需求设置表层和内层的走线长度。

7.根据权利要求6所述的一种参考时钟线的高速信号优化系统，其特征在于，所述等长需求具体为表层和内层的走线长度相差不超过5inch。

8.根据权利要求6所述的一种参考时钟线的高速信号优化系统，其特征在于，所述时延需求具体为以下：

最大可允许的信号传输时延为：

ΔT为传输时延，ΔS为最大长度差，V_表层为表层传输速度。

9.根据权利要求6-8任意一项所述的一种参考时钟线的高速信号优化系统，其特征在于，所述走线层长度确定模块包括：

绕长表层走线单元，用于设置表层走线长度，所述表层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度；

缩短内层走线单元，用于设置内层走线长度，所述内层走线长度计算公式为：

S_内层＝V_内层*T

T为走线时长，S_内层为内层走线长度。