CN1437297A

CN1437297A - 电路系统设计中避免同步开关噪声干扰的方法

Info

Publication number: CN1437297A
Application number: CN 02110862
Authority: CN
Inventors: 熊杰; 卢存方; 颜晓庆
Original assignee: Shanghai No 2 Research Institute of ZTE Corp
Current assignee: Shanghai No 2 Research Institute of ZTE Corp
Priority date: 2002-02-09
Filing date: 2002-02-09
Publication date: 2003-08-20
Anticipated expiration: 2022-02-09
Also published as: CN1330093C

Abstract

一种电路系统设计中避免同步开关噪声干扰的方法，其至少包含以下步骤：计算芯片发送时钟与接收时钟的时延Td及所述时延的最大误差余度Tyd；确定各部分线路时延的分配方案；增加锁相环电路；仿真各部分线路时延；判断各部分线路时延是否满足要求；如果仿真的结果不满足要求，则通过调节锁相环或走线长度来控制时延和时延误差，然后再仿真各部分线路时延；如果通过调节仍然不能满足要求，则重新确定各部分线路的分配方案，以及计算整个线路时延的保证误差范围。本发明能够最大限度地避免同步开关噪声，克服同步开关噪声给高速电路系统设计所带来的不稳定因素，因而大大提高了整个高速电路系统运行的稳定性。

Description

电路系统设计中避免同步开关噪声干扰的方法

技术领域

本发明应用于复杂、高速的电路系统设计领域，特别是涉及一种避免复杂、高速电路系统中的同步开关噪声干扰的方法。

背景技术

目前，电路系统的设计趋于复杂，并且随着电路系统的运行速度越来越快，其运行频率也越来越高，正是由于系统运行频率的增高，势必会影响到系统运行的稳定性问题，而同步开关噪声(Synchronous-SwitchingNoise)干扰是其中较为突出的一个问题，原因是：同步开关噪声大小与信号的驱动能力(即信号沿的陡峭程度)成正比，当电路系统处于低频时，虽然同步电路系统的时序要求比较宽松(可以忽略)，但是对于异步电路系统来说，则需考虑其所带来的影响，具体来讲，对于异步电路系统，当其以较高频率运行时，由于信号上升沿和下降沿变陡，信号周期变短，使得同步开关噪声(SSN)干扰迅速增大，此时，如果芯片管脚同时跳变的输出信号比较多，会造成同步开关噪声叠加，从而使系统中芯片的采样参考电平浮动到信号采样不准确的程度，这恰恰是高速系统不能稳定工作的一个重要因素，

本发明之一种电路系统设计中避免同步开关噪声干扰的方法，正是为了克服以上现有技术中存在的问题，最大限度地避开同步开关噪声，克服高速电路设计中同步开关噪声带来的不稳定因素，提高整个高速电路系统的稳定性。

发明内容

本发明的目的在于能够提供一种避免电路系统设计中同步开关噪声干扰的方法，以解决上述问题，通过计算芯片接收数据与发送数据的时延及所述时延的最大误差余度，最大限度地避免同步开关噪声，克服了同步开关噪声给高速电路系统设计所带来的不稳定因素，因而大大提高了整个高速电路系统运行的稳定性。

根据本发明所提供的电路系统设计中避免同步开关噪声干扰的方法，其至少包含以下步骤：

计算芯片发送时钟与接收时钟的时延Td及所述时延的最大误差余度Tyd；

确定各部分线路时延的分配方案；

增加锁相环电路；

仿真各部分线路时延；

判断各部分线路时延是否满足要求；

如果仿真的结果不满足要求，需要通过调节锁相环或走线长度来控制时延和时延误差，然后再仿真各部分线路时延；

如果通过调节仍然不能满足要求，则重新确定各部分线路的分配方案，以及

计算整个线路时延的保证误差范围。

本发明的积极效果是提供了一种抗SSN干扰的方法，使得在高速电路设计中可以完全避开同步开关噪声的影响，大大提高了系统的稳定性，而且此方法在设计中具有很大的灵活性，并且可以应用于其它类似的电路设计系统中。

附图说明

图1为本发明的原理示意图；

图2为本发明的主流程图；

图3为本发明的具体实施例模块图。

具体实施方式

下面结合实施例及其附图，对本发明作进一步详细说明。

图1显示出在数据发送和接收过程中避免同步开关噪声干扰的原理，一块芯片发送信号产生的同步开关噪声只可能干扰到该芯片的信号接收，所以我们只需分析该同一芯片的发送和接收之间的时序关系即可得出以下结论：如图1所示，同步开关噪声存在于发送数据的区域a(数据发送开始跳变沿的最快沿Tcomin和最慢沿Tcomax之间的区域)，只要接收时钟的上升沿(假定接收数据在接收时钟的上升沿采样)处于区域b(数据发送结束跳变沿的最快沿和最慢沿之间的区域)中，就可以完全避开同步开关噪声，考虑到时延误差，如果接收时钟的上升沿正好处于区域b的正中，则可保证该芯片在接收数据时，能够完全避开该芯片内部的同步开关噪声，

如图2所示，为本发明的主流程图，预先确定芯片发送时钟与接收时钟的时延Td及计算所述时延的最大误差余度Tyd(步骤201)，具体来讲，该步骤的做法是：通过芯片资料查找出芯片的Tco(min)(发送时钟的上升沿到与之相关的输出信号的上升沿之间时延的最小值)和Tco(max)(发送时钟的上升沿到与之相关的输出信号的上升沿之间时延的最大值)，得出此芯片发出时钟和接收时钟之间的时延：

Td＝(T+Tco(min)+Tco(max))/2其中T为时钟周期。

最大的误差余度为：

Tyd＝(T+Tco(min)-Tco(max))/2确定各部分线路时延分配方案(步骤202)，然后，在电路系统设计中增加锁相环电路(步骤203)，利用软件进行实际仿真，用以测量各部分线路的时延和时延误差(步骤204)，判断仿真结果是否符合前面的分配方案，即判断各部分是否满足要求(步骤205)，如果仿真的结果不满足要求，需要通过调节锁相环或走线长度来控制时延和时延误差(步骤206)，然后需要再仿真各部分线路时延(步骤207)；再判断此时的各部分线路时延是否满足要求(步骤208)，如果是，则程序结束；如果仍然该各部分线路仍然不能满足，则返回步骤202，重新进行各部分线路分配方案的确定。

下面配合一实施例，具体说明本发明的实现过程，如图3所示，为本发明的实施例模块图，预先找出发送芯片的Tco(min)(发送时钟的上升沿到与之相关的输出信号的上升沿之间时延的最小值)和Tco(max)(发送时钟的上升沿到与之相关的输出信号的上升沿之间时延的最大值)，得出此芯片发出时钟和接收时钟之间的时延

Td＝(T+Tco(min)+Tco(max))/2

其中T为时钟周期。Td即为区域b的时间值，

发送时钟从主控模块301的通讯芯片送出，经过时钟锁相模块302传送到背板模块303，然后通过线路模块304和背板模块305到达线路板后，时钟输入线路板的时钟锁相模块306，出来的时钟输入线路板模块107的通讯芯片B中，作为B的数据发送时钟，经过背板模块305、线路模块304和背板模块303，回到主控模块301的通讯芯片A，作为A的数据接收时钟。整个过程芯片A的发送时钟和接收时钟之间的时延应等于Td。模块301中的通讯芯片共有N(N＞0)路输出，N路输出时钟是同步的，分别到达N块线路板。模块302为可调延时带锁相环(PLL)的时钟芯片，可以调节时钟的相位和屏蔽时钟抖动。模块303和305包括两组接插件(进出各一组)。模块306为带PLL的时钟芯片，用于调节时钟相位和屏蔽时钟抖动。模块307中包含的通讯芯片，以模块301发送时钟通过背板模块302传递过来作为数据时钟，发送数据。

以上所述仅为本发明其中的较佳实施例而已，并非用来限定本发明的实施范围；凡按照本发明权利要求所作的均等变化与修饰，均为本发明权利要求所涵盖。

Claims

1、一种电路系统设计中避免同步开关噪声干扰的方法，其特征在于至少包含以下步骤：

确定各部分线路时延的分配方案；

增加锁相环电路；

仿真各部分线路时延；

判断各部分线路时延是否满足要求；

如果仿真的结果不满足要求，则通过调节锁相环或走线长度来控制时延和时延误差，然后再仿真各部分线路时延；

计算整个线路时延的保证误差范围。

2、如权利要求1所述的电路系统设计中避免同步开关噪声干扰的方法，其特征在于所述确定各部分线路时延的分配方案，还包含将所述时延和所述时延的最大误差余度值作为时钟的约束，以确定各段时钟的时延和误差。

3、如权利要求1所述的电路系统设计中避免同步开关噪声干扰的方法，其特征所述再仿真各部分线路时延的步骤中，还包含判断再仿真的结果是否满足要求，如果满足要求，则程序结束；如果仍然不满足要求，则返回确定各部分线路的分配方案步骤。