CN2544466Y - 无突波干扰的时钟脉冲输出电路 - Google Patents

Abstract

本实用新型提供一种无突波干扰的时钟脉冲输出电路，以时钟脉冲延迟线的时钟脉冲前缘或时钟脉冲后缘作为可变延迟时钟脉冲的切换时点，以消除时钟脉冲输出信号的突波。在本实用新型的一种实施例中，DLL时钟脉冲输出电路包含一选择电路，其多条选择信号切换各别对应的时钟脉冲延迟线至输出信号，其中每一选择信号分别经过一延迟切换电路以延迟该选择信号切换时钟脉冲延迟线至输出信号的时间点，以产生没有突波的可变延迟时钟脉冲信号。

Description

无突波干扰的时钟脉冲输出电路

技术领域

本实用新型是关于一种消除时钟脉冲切换(clock switching)所引起的突波(glitch)的电路；进一步地说明，本实用新型是用于延迟锁定回路(Delay-locked Loop，DLL)，以消除其时钟脉冲输出的突波现象的电路设计，与避免突波出现在从多条时钟脉冲延迟线中选择输出的可变延迟时钟脉冲(variable delay clock)的电路。

背景技术

时钟脉冲信号(clock signal)是一数字逻辑电路的同步信号基准。在时钟脉冲信号每一次的转变(transition)会使数字逻辑电路在同一时刻执行不同的逻辑运算，所以当时钟脉冲信号的转变无法使数字逻辑电路在同一时刻执行逻辑运算时，则逻辑电路的运算将产生无法预测的结果。

在数字电路设计中，高速的时钟脉冲信号会被传递至每一个逻辑单元(Logic Unit)，例如：加法器(Adder)、减法器(Subtracter)、乘法器(Multiplication)、多工器(Multiplexer)、移位器(Shifter)等，然而，当时钟脉冲信号的传输线过长时，则传输线上不同的接收端将与时钟脉冲产生器输出的时钟脉冲信号间产生不同程度的相位差，使得数字电路的逻辑单元无法在同一时刻执行运算，而影响正常工作。为了解决时钟脉冲延迟(clock delay)造成电路运算的不正常，所以利用延迟锁定回路DLL，从多条时钟脉冲延迟线中选择输出最小相位差的信号时钟脉冲信号来提供给数字电路中不同部分的逻辑电路，以使数字电路的每一逻辑单元可在同一时刻执行运算。

依现有技术，如图1所示，在延迟锁定回路DLL的时钟脉冲输出电路中，输入信号CNT经过一选择电路1可切换不同的时钟脉冲延迟线CLK_N、CLK_N+1至输出信号CLKO，使输出信号CLKO为一可变延迟时钟脉冲信号。当输入信号CNT为N时，选择电路1输出的选择信号仅SEL_N为1，其余选择信号SEL_N+1均为0，使时钟脉冲延迟线CLK_N经AND门2与OR门4成为输出信号CLKO；当输入信号CNT为N+1时，选择电路1输出的选择信号仅SEL_N+1为1，其余选择信号SEL_N均为0，使时钟脉冲延迟线CLK_N+1经AND门3与OR门4成为输出信号CLKO；依此类推。

然而，当输入信号CNT由N转变为N+1，或由N+1转变为N时，转变时点(timing)若刚好在时钟脉冲延迟线CLK_N与CLK_N+1的时钟脉冲延迟间隔(clock delay interval)或相位差(phase difference)内，则会在输出信号CLKO上会产生突波5现象，如图2A与图2B所示。换言之，选择电路1的选择信号SEL_N、SEL_N+1是在时钟脉冲延迟线CLK_N与CLK_N+1的时钟脉冲延迟间隔或相位差内实时地切换，而必然会造成输出信号CLKO产生突波5现象。如果，以此时钟脉冲信号CLKO运行数字模块将会因突波影响其正常运算，使该数字模块无法获得正确结果。因此，本实用新型提供一种消除延迟锁定回路DLL在时钟脉冲切换所引起的突波的电路，将是具有产业上的利用性与创造性。

发明内容

本实用新型的目的在于提供一种无突波干扰的时钟脉冲输出电路，其可在延迟锁定回路DLL的时钟脉冲输出电路中适应性延迟选择信号切换的时点，以消除突波的产生。

本实用新型的另一目的在于提供一种无突波干扰的时钟脉冲输出电路，其可产生可变延迟时钟脉冲的电路，利用延迟切换的时点从多条时钟脉冲延迟线中选择输出没有突波的输出信号。

本实用新型的再一目的在于提供一种无突波干扰的时钟脉冲输出电路，其可在延迟锁定回路DLL的时钟脉冲输出电路中，利用时钟脉冲延迟线的时钟脉冲前缘或时钟脉冲后缘作为一可变延迟时钟脉冲的切换时点。

为了达到上述目的，本实用新型提供了一种无突波干扰的时钟脉冲输出电路，包含：多条延迟时钟脉冲信号，前述延迟时钟脉冲信号彼此间具有一实质相同的预定延迟时间；多条选择信号，分别对应前述延迟时钟脉冲信号；以及一适应性时钟脉冲路由电路，具有多个延迟切换电路，用以相应地接收各选择信号以及各延迟时钟脉冲信号，而适应性延迟切换前述多条延迟时钟脉冲信号其中之一为一输出信号。

有鉴于现有技术在延迟锁定回路DLL的时钟脉冲输出电路与产生可变延迟时钟脉冲方法中，其时钟脉冲输出信号在选择信号切换的时点可产生突波，而造成数字模块或系统的运算错误，本实用新型提供一种电路，利用时钟脉冲延迟线的时钟脉冲前缘或时钟脉冲后缘作为可变延迟时钟脉冲的切换时点，以消除时钟脉冲输出信号的突波。

在本实用新型的一种实施例中，DLL时钟脉冲输出电路包含一选择电路，其多条选择信号切换各别对应的时钟脉冲延迟线至输出信号，其中每一选择信号分别经过一延迟切换电路以延迟该选择信号切换时钟脉冲延迟线至输出信号的时间点，以产生没有突波的可变延迟时钟脉冲信号。

根据本实用新型，可在延迟锁定回路DLL的时钟脉冲输出电路中，或从多条时钟脉冲延迟线中选择产生一可变延迟时钟脉冲信号，以解决时钟脉冲输出信号在选择信号切换的时点会产生突波现象，造成数字逻辑电路或模块在运算上不可预知结果的缺点。因此，本实用新型所实施的电路，可广泛地应用在数字逻辑电路设计的时钟脉冲产生器与任何输出时钟脉冲的电路中。

附图说明

下面结合附图及实施例对本实用新型进行详细说明：

图1为现有技术延迟锁定回路DLL的时钟脉冲输出电路；

图2A与图2B为图1所示时钟脉冲输出电路会产生有突波的输出信号的波形；

图3为本实用新型实施延迟锁定回路DLL的时钟脉冲输出电路；

图4A与图4B为本实用新型方法所产生的输出信号的波形；

图5为本实用新型一种实施例的延迟切换电路；

图6为图5所示延迟切换电路的真值表。

具体实施方式

以下本实用新型将对较佳实施例及附图予以充份描述，但在此描述之前应了解本领域技术人员可修改本文所描述的实施例，同时获得与本实用新型同等的功效。因此，须了解以下的描述对本领域技术人员而言为一广泛的揭示，且其内容不在于限制本实用新型。

的首先参考图3，显示本实用新型实施延迟锁定回路DLL的时钟脉冲输出电路。本实用新型DLL时钟脉冲输出电路，包含一选择电路10，是由一输入信号CNT致能(enabling)多条选择信号SEL_N、SEL_N+1；以及一路由电路30，接收多条选择信号SEL_N、SEL_N+1以切换各别对应的时钟脉冲延迟线CLK_N、CLK_N+1至输出信号CLKO，其中每一选择信号SEL_N、SEL_N+1分别经过一延迟切换电路20以适应性延迟选择信号SEL_N、SEL_N+1切换时钟脉冲延迟线CLK_N、CLK_N+1至输出信号CLKO的时间点，避免突波5出现在信号CLKO，以产生没有突波的可变延迟时钟脉冲信号。

根据本实用新型所实施的延迟切换电路20，将输出一选择致能信号，请配合参考图4A，当输入信号CNT在时钟脉冲延迟线CLK_N与CLK_N+1的时钟脉冲延迟间隔或相位差内由N转变为N+1时，选择信号SEL_N在时点a由逻辑H变L，SEL_N+1由逻辑L变逻辑H，而选择致能信号SEL’_N则到时钟脉冲延迟线CLK_N下一个时钟脉冲后缘才切断该时钟脉冲延迟线CLK_N输出到信号CLKO，即在时点a’选择致能信号SEL’_N才由逻辑H变逻辑L；而选择致能信号SEL’_N+1则到时钟脉冲延迟线CLK_N+1下一个时钟脉冲前缘才切换该时钟脉冲延迟线CLK_N+1输出到信号CLKO，即在时点b’选择致能信号SEL’_N+1才由逻辑L变逻辑H；因此，信号CLKO在选择信号SEL_N与SEL_N+1切换前相同于时钟脉冲延迟线CLK_N，在切换后相同于时钟脉冲延迟线CLK_N+1，而不会产生突波于信号CLKO中。

接着，请配合参考图4B，当输入信号CNT在时钟脉冲延迟线CLK_N与CLK_N+1的时钟脉冲延迟间隔或相位差内不断由N转变为N+1，再由N+1转变为N时，先在时点a选择信号SEL_N由逻辑H变逻辑L，SEL_N+1由逻辑L变逻辑H，而选择致能信号SEL’_N则到时钟脉冲延迟线CLK_N下一个时钟脉冲后缘才切断该时钟脉冲延迟线CLK_N输出到信号CLKO，即在时点a’选择致能信号SEL’N才由逻辑H变逻辑L；而选择致能信号SEL’_N+1则到时钟脉冲延迟线CLK_N+1下一个时钟脉冲前缘才切换该时钟脉冲延迟线CLK_N+1输出到信号CLKO，即在时点b’选择致能信号SEL’_N+1才由逻辑L变逻辑H。

紧接着在时点c，选择信号SEL_N由逻辑L变逻辑H，SEL_N+1由逻辑H变逻辑L，而选择致能信号SEL’_N则到时钟脉冲延迟线CLK_N下一个时钟脉冲前缘才切换该时钟脉冲延迟线CLK_N输出到信号CLKO，即在时点c’选择致能信号SEL’_N才由逻辑L变逻辑H；而选择致能信号SEL’_N+1则到时钟脉冲延迟线CLK_N+1下一个时钟脉冲后缘才切换该时钟脉冲延迟线CLK_N+1输出到信号CLKO，即在时点d’选择致能信号SEL’_N+1才由逻辑H变逻辑L，而屏蔽(mask)掉CLK_N+1的信号；因此，信号CLKO不会产生突波。

根据本实用新型产生可变延迟时钟脉冲的电路，图5显示实施本实用新型延迟切换电路20的一种实施例。为了适应性延迟选择信号切换的时点，使时钟脉冲延迟线在较佳时点切换至输出信号而不致产生突波，所以延迟切换电路20的输入信号为时钟脉冲延迟线CLK_N及其选择信号SEL_N，且将延迟切换电路20输出的选择致能信号SEL’_N反馈(feedback)为输入信号，而其真值表(Truth Table)则显示于图6。

根据图6的真值表，选择信号SEL_N(t)为稳态(steady-state)时，选择致能信号SEL’_N(t)亦为稳态，即选择信号SEL_N(t)皆保持逻辑L或逻辑H时，选择致能信号SEL’_N(t)亦对应保持逻辑L或逻辑H，不受时钟脉冲延迟线CLK_N(t)的影响；当选择信号SEL_N(t)由逻辑H变逻辑L时，选择致能信号SEL’_N(t)会保持原态直到时钟脉冲延迟线CLK_N(t)由逻辑H变逻辑L时，选择致能信号SEL’_N(t)才转变(t^-→t⁺)由逻辑H变逻辑L；当选择信号SEL_N(t)由逻辑L变逻辑H时，选择致能信号SEL’_N(t)会保持原态直到时钟脉冲延迟线CLK_N(t)由逻辑L变逻辑H时，选择致能信号SEL’_N(t)才转变(t^-→t⁺)由逻辑L变逻辑H。

在详细说明本实用新型的较佳实施例之后，本领域技术人员可清楚的了解，并在不脱离下述申请专利范围与精神下可进行各种变化与改变，而且本实用新型亦不受限于说明书的实施例的实施方式。

综上所述，本实用新型具有诸多优良特性，并解决现有技术在实务上与应用上的缺点与不便，提出有效的解决方法，完成实用可靠的系统，进而达成新颖且附经济效益的价值，实已符合实用新型专利的申请要求，特提出专利申请。

Claims (10)

1.一种无突波干扰的时钟脉冲输出电路，其特征在于：包含：

多条延迟时钟脉冲信号，前述延迟时钟脉冲信号彼此间具有一实质相同的预定延迟时间；

多条选择信号，分别对应前述延迟时钟脉冲信号；以及

一适应性时钟脉冲路由电路，具有多个延迟切换电路，用以相应地接收各选择信号以及各延迟时钟脉冲信号，而适应性延迟切换前述多条延迟时钟脉冲信号其中之一为一输出信号。

2.根据权利要求1所述的时钟脉冲输出电路，其特征在于：该适应性时钟脉冲路由电路还包含多延迟切换电路，用以相应地接收各选择信号以及各延迟时钟脉冲信号；其中各延迟切换电路用以根据相应的延迟时钟脉冲信号，适应性延迟相应的选择信号，以产生一选择致能信号。

3.根据权利要求2所述的时钟脉冲输出电路，其特征在于：各延迟切换电路的输出信号反馈至其输入信号。

4.根据权利要求2所述的时钟脉冲输出电路，其特征在于：各选择致能信号是在相应延迟时钟脉冲信号的时钟脉冲前缘转变。

5.根据权利要求2所述的时钟脉冲输出电路，其特征在于：各选择致能信号是在相应延迟时钟脉冲信号的时钟脉冲后缘转变。

6.根据权利要求2所述的时钟脉冲输出电路，其特征在于：各选择致能信号的转变是在相应延迟时钟脉冲信号的时钟脉冲转变之后。

7.根据权利要求6所述的时钟脉冲输出电路，其特征在于：各选择致能信号由逻辑H变逻辑L的转变是在相应延迟时钟脉冲信号由逻辑H转变为逻辑L之后。

8.根据权利要求6所述的时钟脉冲输出电路，其特征在于：各选择致能信号由逻辑L变逻辑H的转变是在相应延迟时钟脉冲信号由逻辑L转变为逻辑H之后。

9.根据权利要求2所述的时钟脉冲输出电路，其特征在于：前述延迟切换电路的真值表为    选择信号    延迟时钟脉冲信号(t)    输出信号(t^-)    输出信号(t⁺)     L     L     L     L     L     L     H     L     L     H     L     L     L     H     H     H     H     L     L     L     H     L     H     H     H     H     L     H     H     H     H     H

10.根据权利要求2所述的时钟脉冲输出电路，其特征在于：前述路由电路的输出信号为一可变延迟的时钟脉冲信号。

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